[发明专利]SRAM存储单元、SRAM电路及其读写方法

说明书

本发明提供了一种SRAM存储单元、SRAM电路及其读写方法，所述SRAM存储单元由参与写操作的第一、第二、第三、第四、第五、第六、第七MOS晶体管以及参与读操作第八、第九、第十MOS晶体管组成，第三MOS晶体管的栅极连接第一控制信号，第四MOS晶体管的栅极连接第二控制信号，第九MOS晶体管的栅极连接列选择信号，第十MOS晶体管的栅极连接字线，本发明可避免现有的数据感知型SRAM结构在半选状态中的功耗损失，并减少寄生电容对SRAM存储单元稳定性的影响，同时提高读写性能。

技术领域

本发明涉及SRAM电路领域，特别是涉及到一种避免半选中状态影响的SRAM存储单元、SRAM电路及其读写方法。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为存储器芯片中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。随着移动电子产品的发展，对芯片功耗与稳定性提出了更高的要求。作为芯片中的重要组成部分之一，SRAM的低功耗设计方法和低功耗的单元结构将有利于提高电子产品的使用时间，提升产品的用户体验。

参照图1所示，图1为现有技术中一种SRAM存储单元的电路结构图，该SRAM存储单元为6T CELL结构即包含六个MOS晶体管，所述6T CELL结构具有对称性，由6个MOS晶体管组成，具体包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2。第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接，即第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。其中，第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉MOS晶体管，第三NMOS晶体管PG1和第四NMOS晶体管PG2作为传输MOS晶体管。它们在对SRAM存储器进行读/写操作时起到将所述存储单元与位线BL1或BL1_N连接或断开的作用。

传统的SRAM在布局上采用规整的阵列结构(即m行×n列)，如图2所示。行选择信号为字线(word-line)控制，列选择信号为位线(bit line)控制。被行选择和列选择信号同时选中的单元为选中(full-selected)单元，即需要进行读或写操作的单元，如图2所示的单元A0(Cell A0)。但是由于行选择控制一行单元，所以单元A1(Cell A1)的字线也处于开启状态。通常将单元A1的这种状态称为“行半选中”(Row half-selected)，类似的单元B0(Cell B0)称为“列半选中”(Column half-selected)。其中“行半选中”的漏电较为严重，因为无论读与写操作只要行选择信号WL0开启，位线BL1或BL1_N就会有漏电。半选中状态下的电荷损失，最终通过位线功耗的形式表现出来，所以也可以用位线动态功耗的公式表示，一根处于行半选中状态下的位线漏电功耗为：

其中，Cbit-line是一根位线的寄生电容；Vswing是位线的电压摆幅，f是SRAM的工作频率。处于行半选中状态下的位线数目较多。位线电压的下降幅度取决于字线的开启时间，功耗大致相当于一次读操作的功耗。