[发明专利]包含多个器件类型的集成电路管芯

说明书

本申请是国际申请号为PCT/US2011/041167、国家申请号为201180040485.1、申请日为2011年6月21日、发明名称为“具有阈值电压设置凹槽的晶体管及其制造方法”的发明专利申请的分案申请。

技术领域

本申请总体上涉及半导体器件和与其相关的制造工艺，更具体地，涉及一种具有阈值电压设置凹槽(notch)的晶体管及其制造方法。

背景技术

一段时间以来，半导体产业使用体CMOS晶片技术来制造集成电路。将晶片切割成通常称为管芯或芯片的单个部分，其中将每一个芯片封装到电子器件中。已经证明体CMOS技术是尤其“可扩缩的”，这意味着：在优化和重复利用现有制造工艺和设备的同时，可以使得体CMOS晶体管越来越小，以便维持可接受的生产成本。在历史上，随着体CMOS晶体管的尺寸减小，其功耗也减小，这有助于业界提供增大的晶体管密度和更低的操作功率。因此，半导体行业已经能够借助体CMOS晶体管的尺寸来调整其功耗的大小，减小运行晶体管及其所在的系统的成本。

然而近年来，在减小体CMOS晶体管尺寸的同时减小其功耗已经变得越来越困难。晶体管功耗直接影响芯片功耗，其又影响运行系统的成本，且在一些情况下，影响系统的应用。例如，如果在相同芯片面积中的晶体管的数量加倍，同时每个晶体管的功耗保持相同或增大，芯片的功耗就将大于两倍。这部分是由于冷却所得到的芯片的需要，其同样需要更多的能量。结果，这会使得对运行芯片的终端用户收取的能耗费用增加一倍以上。这种增加的功耗还会相当大地减小消费电子设备的有用性，例如由于减小了移动设备的电池寿命。它还具有其它效果，例如，增大产热和对散热的需要，有可能减小系统的可靠性，以及对环境的不利影响。

在半导体工程师中已经普遍地觉察到不断地减小体CMOS的功耗是不切实际的，部分是由于认为晶体管的运行电压V_DD不再能够随着晶体管尺寸减小而减小。CMOS晶体管或者导通或者截止。CMOS晶体管的状态由施加到晶体管的栅极的相对于晶体管的阈值电压V_T的电压值来确定。在晶体管导通时，其消耗动态功率，这可以由以下等式来表示：

P_动态＝CV_DD²f

其中，V_DD是提供给晶体管的运行电压，C是在晶体管导通时其负载电容，f时晶体管运行的频率。在晶体管截止时，其消耗静态功率，这可以由以下等式来表示：

P_静态＝I_OFFV_DD

其中，I_OFF是晶体管截止时的泄漏电流。在历史上，业界已经主要通过减小运行电压V_DD而减小了晶体管功耗，这同时减小了动态和静态功率二者。

减小运行电压V_DD的能力部分取决于能够精确地设置阈值电压V_T，但这随着晶体管尺寸减小而变得越来越困难。对于使用体CMOS工艺制造的晶体管，设置阈值电压V_T的主要参数之一是沟道中掺杂剂的量。影响V_T的其它因素是晕圈(halo)注入、源漏低掺杂扩散和沟道厚度。理论上，可以精确地完成匹配晶体管V_T，以使得相同芯片上的相同晶体管具有相同的V_T，但实际上掺杂剂浓度和设置中的工艺和统计学变化意味着阈值电压可以相当大地变化。这种不匹配的晶体管将不会响应于相同的栅极电压而同时全部导通，在极端情况下，一些晶体管会从不导通。更令人关心的是，不匹配的晶体管导致增大的泄漏损耗，这即使在晶体管没有有效开启的情况下也浪费功率。

对于具有100nm或更短的沟道长度的晶体管，在额定掺杂剂浓度水平，在沟道中可以设置少至30到50个掺杂剂原子。这与位于具有大于约100纳米沟道长度的前一代晶体管的沟道中的成千上万个原子形成对照。对于纳米级晶体管，如此少的掺杂剂原子的数量和设置中的内在统计学变化导致称为随机掺杂剂波动(RDF)的可检测的变化。连同工艺和材料变化一起，对于具有掺杂沟道的纳米级体CMOS晶体管，RDF是V_T中变化(通常称为σV_T)的主要决定因素，由RDF引起的σV_T的量仅随着沟道长度减小而增大。