[发明专利]半导体叠层封装方法

说明书

技术领域

本发明涉及一种半导体封装方法，尤其涉及一种半导体叠层封装方法。

背景技术

随着半导体制造技术以及立体封装技术的不断发展，电子器件和电子产品对多功能化和微型化的要求越来越高，同时要求芯片的封装尺寸不断减小。为了实现芯片封装的微型化，提高芯片封装的集成度，叠层芯片封装(stacked die package)技术逐渐成为技术发展的主流。

叠层芯片封装技术，又称三维封装技术，具体是在同一个封装体内堆叠至少两个芯片的封装技术。叠层芯片封装技术能够实现半导体器件的大容量、多功能、小尺寸、低成本等技术需求，因此叠层芯片技术近年来得到了蓬勃发展。以使用叠层封装技术的存储器为例，相较于没有使用叠层技术的存储器，采用叠层封装技术的存储器能够拥有两倍以上的存储容量。此外，使用叠层封装技术更可以有效地利用芯片的面积，多应用于大存储空间的U盘、SD卡等方面。

叠层芯片封装技术能够通过多种技术手段来实现，例如打线工艺、硅通孔(through silicon via，简称TSV)技术、或者塑封通孔(through molding via，简称TMV)技术。

例如，硅通孔(TSV)技术，就是在芯片上形成通孔，在通孔侧壁形成金属层再填充导电物质形成通孔效果实现上下连接。该工艺成本高，良品率低，直接在硅片上开口易对芯片造成损伤或是令整片晶元强度减低导致破片等问题，实现难度较大。

又如，塑封通孔(TMV)技术是指在塑封层开口，即塑封后使用激光等方法打通塑封层，填充导电物质，但该工艺在塑封层开口深度方面以及打通塑封层的孔边缘绝缘层方面不易控制。

其余的就是一些先预制可导通材质如凹型架构，进行打磨，打线等工艺用于连接。

通过孔内填充介电质不易形成电极，实现多个封装体封装的芯片在一个整封装体中上下导通的难度较大，且成本较高。

发明内容

在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。

本发明的目的是提供一种半导体叠层封装方法，解决现有封装工艺(例如TSV、TMV等工艺)中形成电极较难，不易实现叠层封装的芯片在一个整体封装中上下导通的问题。

本发明提供了一种半导体叠层封装方法，包括：

A：制作上封装体，

B：制作封装有芯片的下封装体，

C：将所述上封装体和所述下封装体叠层封装，

其中，所述B包括：

S101：提供制作所述下封装体的金属板；

S102：在所述金属板上表面形成凹坑，所述凹坑的的厚度小于所述金属板的厚度；在所述金属板的下表面形成凸起，所述凸起的厚度大于等于待装载芯片的厚度；

S103：将所述待装载的芯片连接在所述金属板的下表面；

S104：用塑封底填料将上述芯片固定和封装于所述金属板上形成塑封体，所述塑封体包覆所述凸起；

S105：打磨所述塑封体至露出所述凸起和所述芯片的上表面；

S106：打磨或者蚀刻所述金属板的下表面以去除凹坑；

S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在所述再布线金属层上对应所述凸起和所述芯片的布线处形成第一焊球。

本发明提供的一种半导体叠层封装方法，通过在金属板上形成凸起实现互联，解决现有封装技术中通过孔内填充介电质形成电极较难的问题，实现层叠的芯片在一个封装体上下导通；下封装体的芯片通过塑封底填料将芯片固定和封装在金属板上，一次性完成固定和封装两个步骤，减少传统叠层封装中封装体翘曲的问题；同时通过打磨塑封体和去除凹坑高度范围的金属板，减小整个封装体的厚度，封装更加节省空间，实现芯片封装的微型化，提高芯片封装的集成度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明制作封装有芯片的下封装体的流程图；

图2-图7为本发明制作封装有芯片的下封装体的过程示意图；

图8为本发明叠层封装结构示意图。