[发明专利]一种应用于逐次逼近型模数转换器的高速移位寄存器

说明书

本发明公开一种应用于逐次逼近型模数转换器的高速移位寄存器，包括第一D触发器单元、第二D触发器单元和开关阵列K1、K2、…、KN；第一D触发器单元包括1个D触发器DFF0和N‑1个D触发器DFF1，DFF0的复位端和每个DFF1的复位端接采样控制信号，所有D触发器的时钟端与比较器的使能信号相连，DFF0的输入端接地，输出信号Q1接第一个DFF1的输入端并控制开关K1，第一个DFF1的输出信号Q2接第二个DFF1的输入端并控制开关K2，以此类推；第二D触发器单元包括N个D触发器DFF1，每个DFF1的复位端接采样控制信号，时钟端一一通过开关K1～KN与与非门输出信号连接，输入端一一通过开关K1～KN与比较器输出驱动电路的输出信号连接。本发明有效压缩传统结构带来的延迟时间较长的问题。

技术领域

本发明属于模拟或数模混合集成电路技术领域，具体涉及一种应用于逐次逼近型模数转换器(SARADC)的高速移位寄存器。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器的研究也越来越深入。

传统的异步逐次逼近型模数转换器的环路原理图如图1所示，其中D触发器DFF1的S端为复位端，当S端的电压为高电平时，输出端Q为低电平，当S端电压为低电平时，D触发器DFF1在时钟端CP上升沿将D端的电平传输到Q端。当比较器COMP的使能信号EN_COMP为低电平的时候，比较器COMP处于工作状态，当使能信号EN_COMP为高电平的时候，比较器COMP处于复位状态，此时，比较器COMP的输出端OUTP和OUTN同为高电平。

首先介绍整个环路的工作原理，传统异步逐次逼近型模数转换器的工作时序图如图2所示，其中，T_sample为采样的时间，T_{approximation}为逐次逼近的时间。具体地，当采样信号CLKS为高电平时，采样开关SW导通，两个电容阵列DAC_P和DAC_N开始对输入信号VINP和VINN进行采样，此时D触发器DFF1的S端为高电平，所以与D触发器DFF1输出端连接的CLKi(i＝2，…，N-1，N)均为低电平，同理，Di(i＝2，…，N-1，N)均为低电平。由于采样信号CLKS为高电平，比较器COMP处于复位状态，与非门输出信号Valid为低电平。当采样信号CLKS由高电平变为低电平后，采样结束，同时，D触发器DFF1退出复位状态，此时或门OR的两个输入都为低电平，所以EN_COMP变为低电平，比较器COMP开始第一次比较。第一次比较结束后，控制信号Valid由低电平变为高电平，CLK1由低电平变为高电平，CLK2到CLKN仍然保持低电平，CLK1的上升沿将D1的值刷新为比较器COMP的输出结果D，D2到DN仍然保持为低电平。此后，控制信号Valid变为低电平。由于电路延时的存在，控制信号Valid变为高电平之后，比较器COMP将会保持在复位状态一段时间，与此同时，电容阵列DAC_P和DAC_N的电压V+和V-受控制信号Di(i＝2，…，N-1，N)的控制，开始建立，当V+和V-建立完成后，使能信号EN_COMP经过一段时间的延迟变为低电平，比较器COMP开始第二次比较。按此规律进行N次比较后，D1到DN的值逐次都被刷新且只刷新一次，并保持刷新后的值，本次逐次逼近过程完成。直到下一个采样周期开始，采样信号CLKS再次由低电平变为高电平，同时将CLKi(i＝2，…，N-1，N)复位为低电平，并同时将Di(i＝2，…，N-1，N)复位为低电平。

现在来分析单个比较周期中的时间延迟情况，设D触发器DFF1中信号从D端传输到Q端的延时间为t_DFF1，设一个D触发器DFF1的CP端电压从低电平上升到高电平的延迟时间为t_DLY1，由上述分析可知，图2中传统移位寄存器每个工作周期的延迟时间t_D1由两部分组成，具体可表示如下：

t_D1＝t_d1+t_d2 (1)