[发明专利]一种∑型结构的半浮栅器件的制造方法有效
申请号: | 201510494525.X | 申请日: | 2015-08-12 |
公开(公告)号: | CN105070660B | 公开(公告)日: | 2019-01-22 |
发明(设计)人: | 张红伟 | 申请(专利权)人: | 上海华力微电子有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L29/788;H01L29/06;H01L29/423 |
代理公司: | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人: | 智云 |
地址: | 201203 上海市*** | 国省代码: | 上海;31 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 一种 结构 半浮栅 器件 制造 方法 | ||
1.一种∑型结构的半浮栅器件的制造方法,包括:
步骤1:提供一个具有第一掺杂类型的半导体衬底;
步骤2:在所述半导体衬底上且介于源区与漏区之间定义∑型凹槽开口区域,通过2步刻蚀工艺在该区域形成∑型凹槽,并在所述半导体衬底上形成具有第二掺杂类型的源区和漏区;
所述2步刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺,所述干法刻蚀工艺为采用HBr和O2的混合气体作为刻蚀气体的等离子体多晶硅刻蚀技术;所述湿法刻蚀工艺采用浓度为2.38%至25%的四甲基氢氧化铵水溶液或硝酸、氢氟酸和水的混合溶液作为刻蚀剂;
步骤3:在所述∑型凹槽的表面形成栅介质层,所述栅介质层的高度位于源区和漏区的底部之上、表面之下;
步骤4:在形成有栅介质层的∑型凹槽中淀积具有第一掺杂类型的半浮栅,在所述半浮栅靠近所述源区的一侧刻蚀形成有一个缺口,所述缺口的底部高于所述源区和漏区的底部且不高于所述栅介质层的顶部;
步骤5:在所述源区、半浮栅以及漏区表面上待形成金属控制栅的区域形成绝缘介质层;
步骤6:在所述绝缘介质层上栅形成金属控制栅和栅极侧墙;
步骤7:在所形成的栅极侧墙的两侧进行源、漏刻蚀与外延工艺,以形成源、漏接触区;
步骤8:在上述器件表面淀积层间介质材料,并在所形成的层间介质材料中形成接触孔,并形成源电极、漏电极和栅电极。
2.如权利要求1所述的一种∑型结构的半浮栅器件的制造方法,其特征在于,所述半导体衬底为硅或者绝缘体上硅中的任意一种。
3.如权利要求1所述的一种∑型结构的半浮栅器件的制造方法,其特征在于,所述第一种掺杂类型为N型,所述第二种掺杂类型为P型;或者,所述第一种掺杂类型为P型,所述第二种掺杂类型为N型。
4.如权利要求1所述的一种∑型结构的半浮栅器件的制造方法,其特征在于,所述栅介质层为氧化硅或氮氧化硅。
5.如权利要求1所述的一种∑型结构的半浮栅器件的制造方法,其特征在于,采用快速热处理工艺和/或垂直炉管工艺制备所述栅介质层;所述快速热处理工艺包括原位水蒸汽氧化方法和/或快速热氧化工艺。
6.如权利要求1所述的一种∑型结构的半浮栅器件的制造方法,其特征在于,所述绝缘介质层为二氧化硅、氮化硅、氮氧化硅中的一种或者多种。
7.如权利要求1所述的一种∑型结构的半浮栅器件的制造方法,其特征在于,所述源、漏接触区为在源区和漏区内形成的锗化硅或者碳化硅外延材料。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于上海华力微电子有限公司,未经上海华力微电子有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/201510494525.X/1.html,转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造