[发明专利]一种∑型结构的半浮栅器件的制造方法

说明书

本发明公开了一种∑型结构的半浮栅器件的制造方法，包括：步骤1：提供半导体衬底；步骤2：通过2步刻蚀工艺在该区域形成∑型凹槽、源区和漏区；步骤3：形成栅介质层；步骤4：在形成有栅介质层的∑型凹槽中淀积具有第一掺杂类型的半浮栅，在所述半浮栅靠近所述源区的一侧刻蚀形成一个缺口；步骤5：在所述源区、半浮栅以及漏区表面待形成金属控制栅的区域形成绝缘介质层；步骤6：在所述绝缘介质层上栅形成金属控制栅和栅极侧墙；步骤7：形成源、漏接触区；步骤8：形成源电极、漏电极和栅电极。本发明可以使半浮栅晶体管的数据擦写更加容易、迅速，而通过∑型结构，具有较大的底切而引入更多地应力，从而有效提高半浮栅器件的性能。

技术领域

本发明涉及集成电路制造领域，特别涉及一种∑型结构的半浮栅器件的制造方法。

背景技术

金属-氧化物-半导体场效应晶体管(MOSFET)是目前集成电路中最基本的器件，工艺的进步让MOSFET晶体管的尺寸不断缩小，而其功率密度也一直在升高。我们常用的u盘等闪存芯片则采用了另一种称为浮栅晶体管的器件。闪存又称“非挥发性存储器”，所谓“非挥发”，就是在芯片没有供电的情况下，信息仍被保存不会丢失。这种器件在写入和擦除时都需要有电流通过一层接近5纳米厚的氧化硅介质，因此需要较高的操作电压(接近20伏)和较长的时间(微秒级)。硅基TFET晶体管使用了硅体内的量子隧穿效应，而传统的浮栅晶体管的擦写操作则是使电子隧穿过绝缘介质。隧穿势垒越低，器件隧穿所需电压也就越低。传统浮栅晶体管是将电子隧穿过高势垒(禁带宽度接近8.9eV)的二氧化硅绝缘介质，其所需的电压相对仍然较高，功耗较大。

发明内容

本发明提供一种∑型结构的半浮栅器件的制造方法，以解决现有技术中存在的上述技术问题。

为解决上述技术问题，本发明提供一种∑型结构的半浮栅器件的制造方法，包括：

步骤1：提供一个具有第一掺杂类型的半导体衬底；

步骤2：在所述半导体衬底上且介于所述源区与漏区之间定义∑型凹槽开口区域，通过2步刻蚀工艺在该区域形成∑型凹槽，并在所述半导体衬底上形成具有第二掺杂类型的源区和漏区；

步骤3：在所述∑型凹槽的表面形成栅介质层，所述栅介质层的高度位于源区和漏区的底部之上、表面之下；

步骤4：在形成有栅介质层的∑型凹槽中淀积具有第一掺杂类型的半浮栅，在所述半浮栅靠近所述源区的一侧刻蚀形成有一个缺口，所述缺口的底部高于所述源区和漏区的底部且不高于所述栅介质层的顶部；

步骤5：在所述源区、半浮栅以及漏区表面上待形成金属控制栅的区域形成绝缘介质层；

步骤6：在所述绝缘介质层上栅形成金属控制栅，并在所述金属控制栅的两侧形成的栅极侧墙；

步骤7：在所形成的栅极侧墙的两侧进行源、漏刻蚀与外延工艺，以形成源、漏接触区；

步骤8：在上述器件表面依次淀积第一层层间介质材料和第二层层间介质材料，在所形成的第二层层间介质材料和第一层层间介质材料中形成接触孔，并形成源电极、漏电极和栅电极。

作为优选，所述半导体衬底为硅或者绝缘体上硅中的任意一种。

作为优选，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。

作为优选，所述2步刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺。

作为优选，所述干法刻蚀工艺为采用HBr和O2的混合气体作为刻蚀气体的等离子体多晶硅刻蚀技术；所述湿法刻蚀工艺采用浓度为2.38％--25％的四甲基氢氧化铵水溶液或硝酸、氢氟酸和水的混合溶液作为刻蚀剂。

作为优选，所述栅介质层为氧化硅或氮氧化硅。