[发明专利]一种高速电路的带上拉PMOS管的动态锁存器有效
| 申请号： | 201510497993.2 | 申请日： | 2015-08-13 |
| 公开（公告）号： | CN105187045B | 公开（公告）日： | 2017-12-29 |
| 发明（设计）人： | 曹卫东;王自强;郑旭强;黄柯;李福乐 | 申请（专利权）人： | 清华大学 |
| 主分类号： | H03K19/003 | 分类号： | H03K19/003 |
| 代理公司： | 北京众合诚成知识产权代理有限公司11246 | 代理人： | 陈波 |
| 地址： | 100084 北京市*** | 国省代码： | 北京;11 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 一种 高速 电路 带上 pmos 动态 锁存器 | ||
1.一种高速电路的带上拉PMOS管的动态锁存器，其特征在于，所述动态锁存求和器由求和器与动态锁存器合并实现，包括一个由正沿时钟(CLKP)控制的起尾电流源作用的第一NMOS管(M0)，一对由输入数据驱动的第二NMOS管(M1)和第三NMOS管(M2)，一对由负沿时钟(CLKN)控制的第一PMOS管(M3)和第二PMOS管(M4)，还有一个由正沿时钟(CLKP)控制的上拉第三PMOS管(M6)；第一PMOS管(M3)的源极与电源VDD连接，其漏极连接到第二NMOS管(M1)的漏极，第三NMOS管(M2)的漏极连接到第二PMOS管(M4)的漏极，第二PMOS管(M4)的源极连接到电源VDD，第三PMOS管(M6)的源极连接到电源VDD，第一NMOS管(M0)的源极接地；第二NMOS管(M1)的源极、第三NMOS管(M2)的源极、第三PMOS管(M6)的漏极和第一NMOS管(M0)的漏极连接到第三节点(VP)；第一节点(VA)在第三NMOS管(M2)的漏极与第二PMOS管(M4)的漏极的连接线上，第一节点(VA)连接到差分数据正输出端(OUTP)；第二节点(VB)在第一PMOS管(M3)的漏极与第二NMOS管(M1)的漏极的连接线上，第二节点(VB)连接到差分数据负输出端(OUTN)；第一PMOS管(M3)和第二PMOS管(M4)的栅极连接到负沿时钟(CLKN)，第二NMOS管(M1)的栅极连接到差分数据正输入端(INP)，第三NMOS管(M2)的栅极连接到差分数据负输入端(INN)，第一NMOS管(M0)和第三PMOS管(M6)的栅极连接到正沿时钟(CLKP)。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于清华大学，未经清华大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201510497993.2/1.html，转载请声明来源钻瓜专利网。
- 上一篇：一种双向电平转换电路板
- 下一篇：封装式集成电路组件及其电源弹跳减少方法
