[发明专利]一种带隙基准源电路

权利要求书

1.一种带隙基准源电路，该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管及运算放大器；

该第三晶体管、该第四晶体为二极管连接方式，且该第三晶体管、该第四晶体管构成第一运放环路的一部分，该第三晶体管、该第四晶体管工作在亚阈值区，从而使该第三晶体管、该第四晶体管电压差为正温度系数电压；

该第四晶体管与该第五晶体管相接，该第五晶体管与该第六晶体管相接，该第五晶体管、该第十一晶体管、该运算放大器相接，且该第六晶体管为二极管连接方式，且该第六晶体管工作在亚阈值区，从而使该第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压。

2.如权利要求1所述的一种带隙基准源电路，其特征在于，该电路还包括第九晶体管、第十晶体管、第一电阻，且该第九晶体管与该第十晶体管相接，该第十晶体管与该第四晶体管相接，该第九晶体管、第一电阻与该第三晶体管相接，且该第九晶体管、该第十晶体管、第一电阻、该第四晶体管、该第三晶体管构成所述第一运放环路。

3.如权利要求2所述的一种带隙基准源电路，其特征在于，所述第九晶体管、第十晶体管为PMOS管，所述第三晶体管、第四晶体管为NMOS管，且该第九晶体管栅极与该第十晶体管栅极相接，该第十晶体管漏极与该第四晶体管漏极相接，该第九晶体管漏极与该第三晶体管漏极相接。

4.如权利要求3所述的一种带隙基准源电路，其特征在于，所述第三晶体管、该第四晶体管电压差是该第三晶体管、该第四晶体管栅源电压差。

5.如权利要求1所述的一种带隙基准源电路，其特征在于，所述运算放大器包括第二晶体管、第七晶体管，该第二晶体管、该第七晶体管构成该运算放大器的一部分，且该第二晶体管与该第七晶体管相接，该第七晶体管与该第十一晶体管相接，且该第五晶体管、该第十一晶体管、该第七晶体管、该第二晶体管构成第二运放环路。

6.如权利要求1所述的一种带隙基准源电路，其特征在于，所述运算放大器包括第二晶体管、第七晶体管、第八晶体管、第一晶体管，且该第二晶体管与该第七晶体管相接，该第七晶体管与该第八晶体管相接，该第八晶体管与该第一晶体管相接。

7.如权利要求5所述的一种带隙基准源电路，其特征在于，所述第二晶体管、第五晶体管为NMOS输入管，所述第七晶体管、第十一晶体管为PMOS管，且该第七晶体管和第十一晶体管为有源负载连接方式，该第五晶体管漏极与该第十一晶体管漏极相接，该第十一晶体管栅极与该第七晶体管栅极相接，该第七晶体管漏极与该第二晶体管漏极相接。

8.如权利要求6所述的一种带隙基准源电路，其特征在于，所述第一晶体管、第二晶体管为NMOS输入管，所述第七晶体管、第八晶体管为PMOS管且为有源负载，且该第一晶体管漏极与该第八晶体管漏极相接，该第八晶体管栅极与该第七晶体管栅极相接，该第七晶体管漏极与该第二晶体管漏极相接。

9.如权利要求8所述的一种带隙基准源电路，其特征在于，所述第一晶体管、第二晶体管为共栅输入级、共源输入级中的一个；所述有源负载的连接方式为共源共栅连接方式、三极管电流镜连接方式中的一个。

10.如权利要求1所述的一种带隙基准源电路，其特征在于，该电路还包括第十二晶体管，且该第十二晶体管与该第十一晶体管相接。

11.如权利要求10所述的一种带隙基准源电路，其特征在于，所述第十二晶体管为PMOS管，且该第十二晶体管栅极与该第十一晶体管漏极相接，该第十二晶体管源极与该第七晶体管源极相接。

12.如权利要求2所述的一种带隙基准源电路，其特征在于，该电路还包括第二电阻、第三电阻，且该第一电阻第一端与该第三晶体管相接，该第一电阻第二端与该第二电阻第一端相接，该第二电阻第二端与该第六晶体管第二端相接，该第六晶体管第一端与该第三电阻第一端相接，并将该第三电阻第二端作为该电路的输出端。

13.如权利要求12所述的一种带隙基准源电路，其特征在于，所述第一电阻或第二电阻或第三电阻为电流源、无源电阻、有源器件中的一个。