[发明专利]一种带隙基准源电路

说明书

技术领域

本发明涉及集成电路领域，尤其涉及集成电路中的电源技术领域。

背景技术

随着大规模集成电路的高速发展，芯片生产工艺制程的不断更新，芯片供电电压需要不断降低以实现低功耗电路设计。因此对芯片内部功能模块提出了低压低功耗的要求。许多芯片需要使用带隙基准源对内部的ADC(模数转换器)、DAC(数模转换器)、SerDes(串行器解串器)电路模块提供基准电压。基准电路的最小供电电压是芯片采取单电源供电系统的一种限制之一，同时基准电路的电源抑制能力对芯片的性能也有一定的影响。

传统的低压带隙基准源的实现方式如图1所示，该带隙基准源包含电阻R1、R2、R3，三极管Q1、Q2，PMOS管M1、M2、M3，运放OP1。由于运放的环路反馈作用使运放输入正端和负端电压相等，可得到：

V_be2＝V_be1+I1*R1

I1=ΔVbeR1+Vbe2R2]]>

Vref＝I1*R3(1)

其中，V_be1是三极管Q1的基极射极电压，V_be2是三极管Q2的基极射极电压，△V_be是三极管Q1与三极管Q2基极射极电压差，一般为了产生△V_be且考虑到版图匹配精度，会将Q1与Q2的面积比设计为8:1或者24:1。

由公式(1)可见，传统的低压带隙基准源结构通过V_be的负温度系数特性与△V_be的正温度系数特性在电阻上来产生零温度系数的电流I1，通过PMOS电流镜M1、M2、M3将该电流镜像输出在电阻R3上，以产生零温度系数电压。为了能在低电压情况下正常工作，可将基准电压设计成较低电压来缓解该电路对供电电压的要求。该电路可正常工作的最低供电电压为：

VDD_min＝V_dsat1,2+V_be2(2)

其中，V_dsat1,2是PMOS管M1、M2的过驱动电压，V_be2是三极管Q2的基极射极电压。在现代CMOS工艺中，V_be2电压一般为850mV。V_dsat1,2设计为150mV以保证一定的匹配精度。

综上所述，该传统电路可正常工作的最低供电电压为1V。该电压很难满足现代深亚微米CMOS工艺中的低电压、低功耗要求。由图1可见，带隙输出的基准电压为基准电流在电阻R3上产生，此基准电压产生电路并未置于运放OP1的环路内，由于深亚微米工艺中的短沟道调制效应，该电路的电源抑制能力有限。同时，该电路需要单位增益缓冲器才能具有一定的带阻性负载能力。

发明内容

本发明提出了解决以上问题的一种带隙基准源电路。

在第一方面，本发明提供了一种带隙基准源电路。该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管及运算放大器。该第三晶体管、该第四晶体为二极管连接方式，且该第三晶体管、该第四晶体管构成第一运放环路的一部分，该第三晶体管、该第四晶体管工作在亚阈值区，从而使该第三晶体管、该第四晶体管电压差为正温度系数电压。该第四晶体管与该第五晶体管相接，该第五晶体管与该第六晶体管相接，且该第五晶体管、该第十一晶体管、该运算放大器相接，该第六晶体管为二极管连接方式，且该第六晶体管工作在亚阈值区，从而使该第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压。