[发明专利]一种面向128位并行输入的CRC‑32校验电路

说明书

技术领域

本发明专利涉及容错技术领域，具体为一种面向128位并行输入的CRC-32校验电路。

背景技术

循环冗余校验CRC(Cyclic Redundancy Check)以较优的误码检错能力和易于硬件实现的优点，广泛应用于各种通信协议中。

传统的CRC编解码电路基于串行数据输入方式，其实现方式简单，资源占用小，但是其只能处理串行输入的数据，难以实现当前高速并行网络的数据校验。当前，实现并行数据的校验电路多样，主要有：(1)公式法，根据串行移位电路推导得出当前CRC值与前一级CRC值和当前并行数据输入的关系。随着位宽的提高，公式法推导关系变得极为复杂，难以实现。(2)查表法，根据输入数据从CRC码表中查找出相应的值进行处理。由于查表法需要大容量的存储单元，其硬件消耗巨大，随着位宽的提高，其代价更高，不利于实现高位宽的实时校验处理。

发明内容

针对现有技术中存在的问题，本发明提供一种硬件成本低，实时处理速度快，数据传输效率高的面向128位并行输入的CRC-32校验电路。

本发明是通过以下技术方案来实现：

一种面向128位并行输入的CRC-32校验电路，包括整数字节编码模块，反相器，比较器，分别以字节有效信号be为数据选择输出信号的CRC选择模块，NEXT_CRC选择模块，CRC寄存器和数据选择模块；以及用于对8*N位并行数据从高位到低位均分为四组后的输入数据对应进行预处理编码的四个D2C编码模块，其中，N＝1，2……16；用于对CRC寄存器中的CRC值进行四级编码的四级C2C编码模块；用于将四组预处理结果和各级编码结果对应进行异或运算的四级Xor模块；CRC选择模块用于对CRC寄存器中的CRC值和前三级Xor模块的输出进行选择输出，作为整数字节编码模块的初始CRC值；数据选择模块用于对四组输入数据进行选择输出32位并行数据，作为整数字节编码模块的输入值；整数字节编码模块用于将初始CRC值对输入值进行校验，然后输出三个分别关于高8位、高16位和高24位的CRC校验结果；NEXT_CRC选择模块采用多路选择器，输入端分别连接整数字节编码模块的三路校验结果和四级Xor模块的异或运算结果，输出端输出选择后得到的CRC校验结果，并连接至CRC寄存器的输入端；反相器用于将CRC寄存器中的CRC值按位取反输出所需的CRC编码；比较器用于将CRC寄存器中的CRC值与魔数相比，并将校验成功或失败的结果输出。

优选的，四个D2C编码模块包括D2C_1编码模块，D2C_2编码模块，D2C_3编码模块和D2C_4编码模块；四级C2C编码模块包括C2C_0编码模块，C2C_1编码模块，C2C_2编码模块和C2C_3编码模块；四级Xor模块包括Xor_1模块，Xor_2模块，Xor_3模块和Xor_4模块；四个D2C编码模块的输出端和四级C2C编码模块的输出端分别连接四级Xor模块的输入端；Xor_1模块的输出端连接C2C_1编码模块的输入端，Xor_2模块的输出端连接C2C_2编码模块的输入端，Xor_3模块的输出端连接C2C_3编码模块的输入端。

优选的，CRC寄存器连接有CRC时钟信号clk和CRC复位信号rst。

优选的，当N＜16时，将并行数据低位补0达到128位后均分为4组数据再分别进行预处理。

优选的，C2C编码模块，将输入的32位并行数据按以下编码方式进行编码，其中，+表示二进制异或运算；

优选的，D2C编码模块将输入的32位并行数据按以下编码方式进行编码，其中，+表示二进制异或运算；

优选的，整数字节编码模块将输入初始CRC值对输入值按以下编码方式进行编码，其中，+表示二进制异或运算；

与现有技术相比，本发明具有以下有益的技术效果：