[发明专利]浮栅型闪存结构及其制备方法

说明书

本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法，通过形成侧壁设置有凸起结构的浮栅提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法。

背景技术

控制栅(Control Gate，简称CG)到浮栅(Floating Gate，简称FG)耦合比(coupling ratio)直接影响到浮栅型闪存的写入和擦除效率，提高控制栅到浮栅的耦合比对于浮栅型闪存的工作效率至关重要；现有的做法是在浮栅做完之后沉积SiO2/SIN/SiO2(ONO)，然后在ONO上再沉积控制栅，利用ONO作为介质形成电容，控制栅利用该电容来控制浮栅(FG)。

基于目前的工艺流程，要增大控制栅到浮栅的耦合比，势必要减薄ONO厚度，减薄ONO的同时会降低电荷的存储时间；这是本领域技术人员所不愿看到的。

发明内容

针对上述存在的问题，本发明公开一种浮栅型闪存结构，包括：

衬底；

遂穿氧化层，覆盖所述衬底的上表面；

浮栅，设置于所述遂穿氧化层的上表面；

ONO层，覆盖所述浮栅暴露的表面；

控制栅，覆盖所述ONO层暴露的表面；

其中，所述浮栅的侧壁上设置有凸起结构，以增大所述浮栅与所述控制栅之间的耦合比。

上述的浮栅型闪存结构，其中，位于所述浮栅两侧的衬底中还设置有源漏极。

上述的浮栅型闪存结构，其中，所述衬底为P型硅衬底。

本发明还提供了一种浮栅型闪存结构的制备方法，包括如下步骤：

提供一衬底，所述衬底上设置有浮栅区域和非浮栅区域；

于所述浮栅区域中形成浮栅，且所述浮栅的侧壁设置有凸起结构；

于所述衬底上依次形成ONO层和控制栅，所述ONO层隔离所述浮栅和所述控制栅；

去除位于所述非浮栅区域的所述控制栅、ONO层以形成所述浮栅型闪存。

上述的浮栅型闪存结构的制备方法，其中，于所述衬底上形成侧壁设置有凸起结构的浮栅的具体步骤为：

于所述衬底上沉积辅助层，所述辅助层按照从下至上的顺序依次包括第一氮化硅层/第一氧化硅层/第二氮化硅层/第二氧化硅层；

刻蚀位于所述浮栅区域中的所述辅助层至所述衬底的上表面形成凹槽；

从所述凹槽中部分刻蚀所述第一氮化硅层和第二氮化硅层，使得所述第一氮化硅层和第二氮化硅层沿垂直于所述凹槽延伸的方向缩进预定长度；

沉积浮栅多晶硅层充满所述凹槽

并于移除位于所述辅助层上方的浮栅多晶硅后去除所述辅助层，剩余的浮栅多晶硅层形成侧壁设置有凸起结构的所述浮栅。

上述的浮栅型闪存结构的制备方法，其中，采用干法刻蚀工艺去除位于所述浮栅区域中的所述辅助层至所述衬底的上表面形成凹槽。

上述的浮栅型闪存结构的制备方法，其中，从所述凹槽中采用湿法刻蚀工艺部分刻蚀所述第一氮化硅层和第二氮化硅层，使得所述第一氮化硅层和第二氮化硅层沿垂直于所述凹槽延伸的方向缩进预定长度。

上述的浮栅型闪存结构的制备方法，其中，所述衬底为P型硅衬底。