[发明专利]浮栅型闪存结构及其制备方法有效
| 申请号： | 201510512865.0 | 申请日： | 2015-08-19 |
| 公开（公告）号： | CN105118866B | 公开（公告）日： | 2018-06-26 |
| 发明（设计）人： | 罗清威;周俊 | 申请（专利权）人： | 武汉新芯集成电路制造有限公司 |
| 主分类号： | H01L29/788 | 分类号： | H01L29/788;H01L29/423;H01L21/336 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 俞涤炯 |
| 地址： | 430205 湖北*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 浮栅 闪存结构 制备 半导体制造技术 棱台状凸起 擦除效率 控制栅 耦合比 写入 | ||
本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法，通过形成具有棱台状凸起的浮栅提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法。
背景技术
控制栅(Control Gate，简称CG)到浮栅(Floating Gate，简称FG)耦合比(coupling ratio)直接影响到浮栅型闪存的写入和擦除效率，提高控制栅到浮栅的耦合比对于浮栅型闪存的工作效率至关重要；现有的做法是在浮栅做完之后沉积SiO2/SIN/SiO2(ONO)，然后在ONO上再沉积控制栅，利用ONO作为介质形成电容，控制栅利用该电容来控制浮栅(FG)。
基于目前的工艺流程，要增大控制栅到浮栅的耦合比，势必要减薄ONO厚度，减薄ONO的同时会降低电荷的存储时间；这是本领域技术人员所不愿看到的。
发明内容
针对上述存在的问题，本发明公开一种浮栅型闪存结构，，包括：
衬底；
遂穿氧化层，覆盖所述衬底的上表面；
浮栅，设置于所述遂穿氧化层的上表面；
ONO层，覆盖所述浮栅的上表面；
控制栅，覆盖所述ONO层的上表面；
其中，所述浮栅具有棱台状凸起。
上述的浮栅型闪存结构，其中，位于所述浮栅两侧的衬底中还设置有源漏极。
上述的浮栅型闪存结构，其中，所述衬底为P型硅衬底。
本发明还提供了一种浮栅型闪存结构的制备方法，包括如下步骤：
提供一衬底，所述衬底上设置有浮栅区域和非浮栅区域；
于所述衬底上形成具有棱台状凸起的浮栅，且所述棱台状凸起位于所述浮栅区域中；
在所述浮栅上依次沉积ONO层和控制栅；
去除位于所述非浮栅区域的所述控制栅、ONO层和浮栅以形成所述浮栅型闪存。
上述的浮栅型闪存结构的制备方法，其中，于所述衬底上形成具有棱台状凸起的浮栅的具体步骤为：
于所述衬底上按照从下至上的顺序依次形成遂穿氧化层、浮栅多晶硅层和二氧化硅层；
去除位于所述非浮栅区域的所述二氧化硅层，形成棱台状的二氧化硅薄膜；
去除所述二氧化硅薄膜，形成所述具有棱台状凸起的浮栅。
上述的浮栅型闪存结构的制备方法，其中，利用光刻和湿法刻蚀工艺去除位于所述非浮栅区域的所述二氧化硅层。
上述的浮栅型闪存结构的制备方法，其中，利用二氧化硅和多晶硅蚀刻率相同的干法程式去除所述二氧化硅薄膜，形成所述具有棱台状凸起的浮栅。
上述的浮栅型闪存结构的制备方法，其中，所述衬底为P型硅衬底。
上述的浮栅型闪存结构的制备方法，其中，去除位于所述非浮栅区域的所述控制栅、ONO层和浮栅后，还包括形成器件电极的步骤。
上述的浮栅型闪存结构的制备方法，其中，向所述衬底进行源漏离子注入并退火以形成所述器件电极。
上述发明具有如下优点或者有益效果：
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