[发明专利]一种采用新型错误锁定检测电路的延迟锁相环

说明书

技术领域

本发明涉及时钟信号产生电路，尤其涉及一种采用新型错误锁定检测电路的延迟锁相环。

背景技术

随着集成电路芯片在单位时间内处理数据量的不断增大，要求芯片内部信号处理的速度相应增加，即时钟频率需要不断增加，因此作为数字集成电路芯片中的关键核心模块时钟电路，自身的性能指标直接影响着整体芯片性能的实现。为了满足用户对于芯片功能多样化的需求，出于降低成本的考虑越来越多的模块电路被集成在同一块芯片上。由于PCB成本与技术的限制，片外时钟难为芯片产生其所需较高频率的时钟，因此在芯片内部设计时钟电路成为一种必然。

锁相环(Phase-LockedLoop，PLL)技术常被用于产生片内高频时钟，同时PLL可以消除时钟延时。过去的二十年里大多数时钟电路都是基于PLL，随着时钟频率的增加，时钟抖动成为决定时钟电路性能的重要限制因素。PLL其内部模块压控振荡器(VoltageControlledOscillator，VCO)存在的抖动累积，因此更容易受到电源与衬底噪声的影响。

与锁相环相比，延迟锁相环(Delay-LockedLoop，DLL)利用开环级联压控延迟线(VoltageControlledDelayLine，VCDL)代替了PLL中闭环连接的VCO，因此输入到DLL的噪声会在VCDL末端消失，不会引起抖动的累积。因此对于较为理想的参考时钟(抖动较小)，DLL输出时钟能够保持输入时钟的优异性能。此外相比于PLL，DLL还存在诸如更好的环路稳定性，更简单的电路结构以及更快的锁定时间等优点，受到越来越多的关注与实际应用。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种采用新型错误锁定检测电路的延迟锁相环，以解决传统延迟锁相环的错误锁定问题，保证正确锁定时间，并且具有较小的锁定误差。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种采用新型错误锁定检测电路的延迟锁相环，其特征在于：包括错误锁定检测电路、鉴相器、电荷泵、低通滤波器和电压控制延迟线，其中：所述错误锁定检测电路：检测电压控制延迟线输出的各相位时钟信号，并根据各相位时钟信号的相位关系将检测信号输入鉴相器；所述鉴相器：根据参考时钟信号、反馈时钟信号和错误锁定检测电路输出的检测信号向电荷泵输出充电或放电信号，包括UP、UPb、DN、DNb控制信号；所述电荷泵：根据鉴相器输出的充电或放电信号控制低通滤波器充放电，从而控制电压升高或降低，实现对电压的控制并将控制电压信号输出给电压控制延迟线；所述低通滤波器：为电容，电容一端与控制电压连接，电容另一端与地线连接；所述电压控制延迟线：接收参考时钟信号和控制电压信号，并根据对应于控制电压信号的延迟时间来延迟参考时钟信号，输出多相位时钟信号，将各相位时钟信号输出给错误锁定检测电路，将第0级相位时钟信号和第8级相位时钟信号输出给鉴相器；电压控制延迟线包括差分延迟单元。

具体的，所述错误锁定检测电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一或非门、第一与门、第二与门、第三与门、第四与门、第五与门和第一或门，各个D触发器的时钟输入端接电压控制延迟线输出的第0级相位时钟信号OUT₀，OUT₀采用各个D触发器对电压控制延迟线输出的前6级相位时钟信号OUT₁～OUT₆进行采样，各个D触发器的输出信号经过不同组合逻辑生成under信号和over信号输出给鉴相器，当OUT₀占空比由40％变化到60％时，可以保证电压控制延迟线延迟处于能够正确锁定范围。

所述错误锁定检测电路对电压控制延迟线输出的相位时钟信号上升沿进行检测：当参考时钟信号和反馈时钟信号的相位差大于1.5个时钟周期T时，错误锁定检测电路输出的over信号为高电平；当参考时钟信号和反馈时钟信号的相位差小于0.5个时钟周期T时，错误锁定检测电路输出的under信号为高电平；当参考时钟信号和反馈时钟信号的相位差在0.5T～1.5T范围内，错误锁定检测电路输出的under信号和over信号均为低电平。