[发明专利]阵列基板行驱动电路、移位寄存器、阵列基板及显示器

权利要求书

1.一种阵列基板行驱动电路，其特征在于，包括：第一晶体管至第九晶体管、第一电容至第三电容、第一时钟信号输入端至第三时钟信号输入端、高电平输入端、低电平输入端、第一输出端、第二输出端及驱动信号输入端；

所述第一晶体管的栅极连接所述第一时钟信号输入端，漏极连接所述驱动信号输入端；

所述第二晶体管的栅极连接所述第一晶体管的源极，源极连接所述第三时钟信号输入端，漏极连接所述第一输出端；

所述第三晶体管的栅极连接所述第二输出端或者连接所述第七晶体管的漏极，源极连接所述第二晶体管的漏极，漏极连接所述高电平输入端；

所述第四晶体管的栅极连接所述第一时钟信号输入端，源极连接所述驱动信号输入端；

所述第五晶体管的栅极连接所述第二时钟信号输入端，漏极连接所述低电平输入端；

所述第六晶体管的栅极连接所述第五晶体管的源极，源极连接所述高电平输入端，漏极连接所述第四晶体管的漏极；

所述第七晶体管的栅极连接所述第六晶体管的漏极，源极连接所述高电平输入端，漏极连接所述第六晶体管的栅极；

所述第八晶体管的栅极连接所述第七晶体管的栅极，源极连接所述高电平输入端，漏极连接所述第二输出端；

所述第九晶体管的栅极连接所述第七晶体管的漏极，源极连接所述第二输出端，漏极连接所述低电平输入端；

所述第一电容的一端连接所述第二晶体管的漏极，另一端连接所述第二晶体管的栅极；

所述第二电容的一端连接所述高电平输入端，另一端连接所述第八晶体管的栅极；

所述第三电容的一端连接第九薄膜晶体管的源极，另一端连接所述第九晶体管的栅极。

2.根据权利要求1所述的阵列基板行驱动电路，特征在于，还包括第十晶体管，其栅极连接第三晶体管的栅极，源极连接所述高电平输入端，漏极连接所述第二晶体管的栅极。

3.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第七晶体管包括双栅结构薄膜晶体管。

4.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为薄膜晶体管。

5.根据权利要求4所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为P型的薄膜晶体管。

6.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为P型的金属氧化物半导体场效应晶体管。

7.根据权利要求1所述的阵列基板行驱动电路，特征在于，所述第一晶体管至所述第九晶体管均为P型双极结型晶体管。

8.一种移位寄存器，特征在于，包括第一时钟信号输入连接端至第三时钟信号连接端、以及多个循环单元，每一所述循环单元包括三级阵列基板行驱动电路，所述三级阵列基板行驱动电路包括第一级阵列基板行驱动电路至第三级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如权利要求1至7任一所述阵列基板行驱动电路；

所述第一级阵列基板行驱动电路的第一时钟信号输入端连接所述第一时钟信号输入连接端，第二时钟信号输入端连接所述第二时钟信号输入连接端，第三时钟信号输入端连接所述第三时钟信号输入连接端；

所述第二级阵列基板行驱动电路的第一时钟信号输入端连接所述第三时钟信号输入连接端，第二时钟信号输入端连接所述第一时钟信号输入连接端，第三时钟信号输入端连接所述第二时钟信号输入连接端；

所述第三级阵列基板行驱动电路的第一时钟信号输入端连接所述第二时钟信号输入连接端，第二时钟信号输入端连接所述第三时钟信号输入连接端，第三时钟信号输入端连接所述第一时钟信号输入连接端；

所述第一级阵列基板行驱动电路的第一输出端连接所述第二级阵列基板行驱动电路的驱动信号输入端，所述第二级阵列基板行驱动电路的第一输出端连接所述第三级阵列基板行驱动电路的驱动信号输入端，其中，

仅第一个循环单元的第一级阵列基板行驱动电路的驱动信号输入端用于接收帧开启信号。

9.一种阵列基板，其特征在于，其包括如权利要求8所述的移位寄存器。

10.一种显示器，其特征在于，其包括如权利要求9所述的阵列基板。