[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

2014年8月29日提交的日本专利申请2014-174823号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。

技术领域

本发明涉及一种半导体器件及其制造方法，并且该方法可以用于例如具有非易失性存储器的半导体器件的制造。

背景技术

作为电可写入/可擦除非易失性半导体存储器器件，EEPROM(电可擦除可编程只读存储器)已经得到广泛使用。以闪速存储器为代表的这种广泛使用的存储器器件在其MISFET的栅极电极下方具有导电浮置栅极电极或者由氧化物膜围绕的陷阱绝缘膜。将作为存储器信息存储在浮置栅极电极或者陷阱绝缘膜中的电荷作为晶体管的阈值读出。陷阱绝缘膜是能够在其中存储电荷的膜，并且氮化硅膜是这种陷阱绝缘膜的一个示例。MISFET的阈值通过将电荷注入/发射至电荷存储区域/从电荷存储区域注入/发射电荷而变动，并且由此，其作为存储器元件而被操作。作为使用陷阱绝缘膜的非易失性半导体存储器器件的示例，可以给出使用MONOS(金属氧化物氮化物氧化物氧化物半导体)膜的分离栅极型单元。

作为一种栅极电极形成方法，已知一种所谓的后栅极工艺(gatelastprocess)，即，一种在衬底上形成虚设栅极电极并且然后由金属栅极电极等替代虚设栅极电极的工艺。

专利文件1(日本特开2005-228786)号公报描述了一种具有存储器单元的非易失性半导体存储器器件。该存储器单元具有由半导体膜制成的控制栅极电极以及全硅化的存储器栅极电极。

[专利文件1]

专利文件1(日本特开2005-228786号公报)

发明内容

MONOS存储器或者具有由半导体膜制成的栅极电极的MISFET具有如下问题：在沟道区域反型期间的在栅极电极中的耗尽，使晶体管的驱动能力恶化。

当使用后栅极工艺时，由于由待抛光的材料或者构件的密度导致的在抛光特性中的差异的影响，所以栅极电极的高度可以发生变化。这使得可以引起形成在栅极电极的上部上的硅化物层的膜厚度发生变化，以使得其上表面硅化，而没有将栅极电极用金属栅极电极替代。这可以导致MONOS存储器或者MISFET的特性发生变化。

其他问题和新颖特征将通过此处的说明和对应附图而显而易见。

接下来将对在此处公开的实施例中的典型实施例的要点进行简单描述。

在一个实施例中，提供了一种半导体器件，该半导体器件通过硅化物层构成的控制栅极电极和存储器栅极电极而获得，该控制栅极电极和存储器栅极电极构成了分离栅极型MONOS存储器的存储器单元。

在另一实施例中，还提供了一种制造半导体器件的方法，包括：使硅膜完全硅化，以形成构成了分离栅极型MONOS存储器的存储器单元的控制栅极电极和存储器栅极电极。

根据各个实施例，可以提供一种具有改进的性能或者具有更少特性偏差的半导体器件，或者可以提供兼具这两种优点的半导体器件。

附图说明

图1是第一实施例的半导体器件的截面图；

图2是第一实施例的半导体器件的示意性平面图；

图3是第一实施例的半导体器件在制造步骤期间的截面图；

图4是半导体器件的在图3的制造步骤之后的制造步骤期间的截面图；

图5是半导体器件的在图4的制造步骤之后的制造步骤期间的截面图；

图6是半导体器件的在图5的制造步骤之后的制造步骤期间的截面图；

图7是半导体器件的在图6的制造步骤之后的制造步骤期间的截面图；

图8是半导体器件的在图7的制造步骤之后的制造步骤期间的截面图；

图9是半导体器件的在图8的制造步骤之后的制造步骤期间的截面图；

图10是半导体器件的在图9的制造步骤之后的制造步骤期间的截面图；

图11是半导体器件的在图10的制造步骤之后的制造步骤期间的截面图；

图12是半导体器件的在图11的制造步骤之后的制造步骤期间的截面图；

图13是半导体器件的在图12的制造步骤之后的制造步骤期间的截面图；

图14是半导体器件的在图13的制造步骤之后的制造步骤期间的截面图；

图15是半导体器件的在图14的制造步骤之后的制造步骤期间的截面图；

图16是半导体器件的在图15的制造步骤之后的制造步骤期间的截面图；