[发明专利]具有突变隧穿结的PNIN/NPIP型UTB‑SOITFET及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET及制备方法。

背景技术

集成电路(Integrated Circuit, 简称IC)技术遵循“Moore定律”的发展进入了纳米尺度，来自短沟道效应、寄生效应以及量子隧穿等问题的挑战使得传统的微电子器件技术越来越难以满足IC技术持续发展的要求，特别是日益严重的功耗问题，已经成为延续“Moore定律”的最大瓶颈。

隧穿场效应晶体管 (Tunneling Field Effect Transistor, 简称TFET) 采用带带隧穿物理机制，使其亚阈摆幅突破传统MOSFET亚阈摆幅极限值KT/q的限制，在低功耗领域具有广阔的应用前景。但是，目前大多数TFET器件是由栅控PIN二极管构成，通过栅电压调节本征区(Intrinsic, 简称I区 )表面载流子面密度及其相应的能带结构，控制载流子隧穿几率，实现器件工作状态的改变。由于半导体材料带带隧穿几率低，其驱动电流较MOSFET低几个数量级。另外，TFET器件的亚阈值斜率相对于理论值退化，仍需继续减小。

发明内容

为了克服现有硅基TFET器件驱动电流小以及亚阈值斜率相对于理论值退化的问题，本发明提出一种具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET及制备方法，可有效提高TFET器件的驱动电流以及降低亚阈斜率，同时保持低的泄漏电流。

本发明提出的一种具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET，其结构如图3所示。该TFET器件与传统TFET器件结构的主要区别是在其P区和I区(I区和N区)之间有一高掺杂的N型(P型)薄层。

具体地，本发明实施例提出的一种具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET的制备方法，包括步骤：

步骤a、选取UTB-SOI衬底；

步骤b、在所述UTB-SOI衬底上形成浅沟槽隔离；

步骤c、在所述UTB-SOT衬底上的指定位置处光刻形成漏区图形，采用带胶离子注入工艺形成漏区；

步骤d、在所述UTB-SOI衬底上异于所述指定位置处采用干法刻蚀工艺形成源区沟槽；

步骤e、采用倾斜离子注入工艺向所述源区沟槽靠近所述漏区的侧壁注入离子，形成薄层掺杂区，且所述薄层掺杂区的掺杂类型异于所述源区的掺杂类型；

步骤f、在所述源区沟槽内淀积本征硅材料，并同时进行原位掺杂形成源区；所述源区的掺杂浓度高于所述漏区的掺杂浓度；

步骤g、在所述UTB-SOI衬底的顶层硅表面形成栅介质层和前栅极层，采用干法刻蚀工艺形成前栅；

步骤h、光刻引线窗口，淀积金属，光刻引线，形成源区、漏区、前栅金属引线，以形成所述具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET。

此外，本发明又一实施例提出的一种具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET，由上述实施例的具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET的制备方法制得。

本发明在漏区通过带胶离子注入工艺制备，有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，能够精确限定的隧穿结面积，同时采用原位掺杂，有助于形成陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流及降低亚阈斜率；

由上可知，本发明实施例制备的具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET，其漏区通过带胶离子注入工艺制备，该工艺有助于形成缓变掺杂浓度梯度的本征区/漏区结，可有效抑制TFET器件中的双极效应；其N型/P型薄层通过刻蚀源区沟槽并利用倾斜离子注入工艺制备，有助于获得较薄的N型/P型薄层，可有效降低工艺难度；其源区通过在刻蚀的源区沟槽内选择性外延淀积填充的工艺制备，该工艺能够提供精确限定的隧穿结面积，同时采用原位掺杂，有助于形成具有陡峭掺杂浓度梯度的隧穿结和掺杂均匀的源区，可有效的提高器件驱动电流以及降低亚阈斜率。另外，本发明制备的具有突变隧穿结的PNIN/NPIP型UTB-SOI TFET采用UTB-SOI衬底、双栅结构，高K栅介质层、限定的源区和漏区掺杂等方法，可进一步提高器件的性能，有望在低功耗领域得到采用，有较高的实用价值。