[发明专利]高性能高压平板电容及退磁采样电路

说明书

技术领域

本发明涉及电子电路领域，尤其涉及高性能高压平板电容及退磁采样电路。

背景技术

在AC/DCLED驱动等应用领域如何检测外围系统电感类器件退磁结束信号已成为当前设计的关键之一。现有技术总体可分为两类：1、利用芯片外围的电阻分压网络将电感、变压器线圈的退磁信号采样到芯片反馈输入端口。2、利用芯片内部高压寄生电容采样系统的退磁信号。

如上所述传统的第一类退磁采样示意图如图1所示。第一类退磁采样方式将变压器T1原边退磁信号转化到辅助绕组中，继而通过R1、R2电阻对退磁信号进行分压采样。将采样所得退磁信号提供开关逻辑控制电路处理，输出相应信号控制开关器件Q1。

第二类利用一个额外HVMOS的高压栅漏电容Cgd退磁采样示意图如图2所示，在芯片内部额外增加一个HVMOS器件，该HVMOS器件的源极悬空或者将源极与栅极相连等方式。漏栅电容Cgd检测退磁信号，将所得退磁信号提供开关逻辑控制电路处理。

现有高压电容的实现方式与退磁采样电路的实现方式仍不完善具有明显的缺点。

首先现有技术的高压电容的实现方式其缺点在于：A、现有技术的高压电容为HVMOS寄生栅漏电容同时与栅源电容、栅衬底电容形成串联关系，在实际使用时栅漏电容受到偏置电压和其它寄生电容的影响不能作为一个独立高压电容使用。B、需要在芯片内部增加一个高压开关器件而利用其栅漏电容，通常该电容值比较小，为了增大电容值需要增加高压开关器件的尺寸，这种方式严重浪费芯片面积，芯片成本高。

以及现有退磁采样技术的实现方式其缺点在于：A、第一类退磁采样方式系统外围需要外加辅助绕组、分压电阻及反馈端口，增加系统成本；B、第一类退磁采样方式芯片退磁信号反馈端口易受干扰，导致退磁采样不稳定。C、第二类退磁采样方式需要在芯片内部增加一个高压开关器件而利用其栅漏电容，通常该电容值比较小，为了增大电容值需要增加高压开关器件的尺寸，这种方式严重浪费芯片面积。

传统的开关器件LDMOS高压栅漏寄生电容元胞结构示意图如图3所示，传统的LDMOS为四端器件分别为DRAIN、GATE、SOURCE、SUBSTRATE。LDMOS器件的高压栅漏电容主要由两部分组成：一部分是栅极与沟道末端电容；另一部分是场极板与漂移区之间的覆盖电容，在传统器件中栅极与场极板相连，栅漏寄生Cgd是这两个电容之和，这两个电容与LDMOS有相同的耐压。从图3可以看出传统的Cgd高压电容的缺点在于：1、栅极GATE不仅作为Cgd电容的一个极板同时也是Cgs、Cgb电容一个极板。这就意味着LDMOS寄生的高压电容Cgd通过GATE与Cgs、Cgb电容串联，在实际利用Cgd时需要充分考虑各电容的互相作用，限制了高压电容Cgd的使用。2、传统的Cgd高压电容在运用到退磁采样时需要在芯片中额外增加一个高压开关器件的版图面积。

发明内容

本发明要解决的技术问题，在于提供高性能高压平板电容及退磁采样电路，解决现有高压电容成本高、退磁采样电路成本高、芯片面积大的问题。

本发明是这样实现的：第一种高性能高压平板电容，包括上极板和下极板，所述上极板置于下极板上方，所述上极板为金属导电板，下极板为低掺杂N型半导体板，上极板和下极板之间从下到上依次设置有第一介质层和第二介质层，第二介质层中设置有金属区，下极板中设置有重掺杂N型半导体区，第一介质层设置有连接金属区和重掺杂N型半导体区的导电通孔。

进一步地，下极板下表面设置有P型衬底层。

进一步地，金属区为设置在第二介质层底部的环形区。

进一步地，重掺杂N型半导体区为设置在第一介质层顶部的环形区。

以及本发明还提供第二种高性能高压平板电容，包括上极板和下极板，所述上极板置于下极板上方，所述上极板为多晶硅材料板或者金属导电板，所述下极板为N型掺杂半导体板，下极板顶部设置有低掺杂P型半导体区和重掺杂N型半导体区，上极板和低掺杂P型半导体区之间设置有场氧化层，场氧化层上表面、重掺杂N型半导体区上表面设置有第一介质层，第一介质层上表面设置有第二介质层，第二介质层底部设置有第一金属区，第二介质层上表面设置有第二金属区，第一介质层中设置有连接重掺杂N型半导体区与第一金属区的第一导电通孔，第一介质层中设置有第一金属区与第二金属区的第二导电通孔。

进一步地，下极板下表面设置有P型衬底层。

进一步地，所述上极板为多晶硅材料板时，上极板设置在第一介质层的底部且在场氧化层的上表面；