[发明专利]一种I2C总线复用实现集成芯片复位方法、系统及电子设备

权利要求书

1.一种I2C总线复用实现集成芯片复位系统，其特征在于，包括：

N个第一集成芯片，和M个第二集成芯片；其中，N，M大于等于1的整数；

中央处理模块，通过所述I2C总线与所述N个第一集成芯片连接，用于发送第一控制信号以控制所述N个第一集成芯片的读写操作；在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作；所述第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为100KHz的标准模式；时钟频率为400KHz的快速模式；时钟频率为3.4MHz的高速模式；所述特定状况是指满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位；

逻辑控制模块，通过所述I2C总线中串行时钟线与所述中央处理模块连接，及与所述 M个第二集成芯片连接，用于接收所述中央处理模块输出的第二控制信号，将第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号；所述第二控制信号为时钟频率小于100KHz的脉冲信号。

2.根据权利要求1所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述逻辑控制模块包括第一逻辑处理单元和第二逻辑处理单元；其中，所述第一逻辑处理单元计算暂稳定脉冲宽度，暂稳定脉冲宽度为10us，检测到所述第二控制信号的脉冲频率高于50KHz时，产生始终处于稳定高电平状态的第三控制信号，所述第三控制信号与所述第二控制信号输入所述第二逻辑处理单元后产生防止误复位的第四控制信号。

3.根据权利要求2所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述第一逻辑处理单元计算暂稳定脉冲宽度，检测到所述第二控制信号的脉冲宽度高于暂稳定脉冲宽度时，产生处于低电平状态的第五控制信号，将所述第五控制信号与所述第二控制信号输入所述第二逻辑处理单元产生执行复位操作的复位信号。

4.根据权利要求2或3所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述第一逻辑处理单元为单稳态触发器，所述第二逻辑处理单元为或门。

5.根据权利要求1所述的I2C总线复用实现集成芯片复位系统，其特征在于：每一所述第二集成芯片都配置有复位时间，满足所述第二集成芯片复位要求是指输出所述第二控制信号的时间长度需大于所述集成芯片的复位时间。

6.根据权利要求1所述的I2C总线复用实现集成芯片复位系统，其特征在于：所述中央处理模块包括N个GPIO口，所述GPIO口用于模拟所述I2C总线的串行数据线和串行时钟线以控制所述第一集成芯片；所述中央处理模块用于控制所述第一集成芯片的读写操作，当所述中央处理模块在控制所述第一集成芯片的读写操作时，不会执行对所述第二集成芯片的复位操作。

7.一种电子设备，其特征在于，包括：

如权利要求1-6中任一所述的I2C总线复用实现集成芯片复位系统。

8.一种I2C总线复用实现集成芯片复位方法，应用于包括N个第一集成芯片和M个第二集成芯片的电子设备中，N，M大于等于1的整数，其特征在于，所述I2C总线复用实现集成芯片复位方法包括以下几个步骤：

发送第一控制信号以控制N个第一集成芯片的读写操作； 所述第一控制信号的时钟频率具有三种模式，三种模式分别为：时钟频率为100KHz的标准模式；时钟频率为400KHz的快速模式；时钟频率为3.4MHz的高速模式；

在所述M个第二集成芯片发生特定状况时，发送满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位操作；所述第二控制信号为时钟频率小于100KHz的脉冲信号；所述特定状况是指满足所述第二集成芯片复位要求的第二控制信号以控制所述M个第二集成芯片的复位；

接收所述第二控制信号，将该第二控制信号经过逻辑处理后转换成令所述第二集成芯片复位的复位信号。