[发明专利]一种栅极阵列图形的双重曝光制作方法

说明书

技术领域

本发明属于半导体光刻工艺技术领域，涉及一种栅极阵列图形的双重曝光制作方法。

背景技术

由于半导体芯片的集成度不断提高，晶体管栅极的特征尺寸也随之缩小，缩小栅极光刻图案线宽可以提高集成度，但是小线宽图案成像时由于光学特性，最终成像的图案会产生线端收缩现象(line-end shortening)。对于最常见的基本光栅图案，如图1a所示，图1a示出了栅极线宽逐渐减小的目标图形，栅极10线宽越小，线端20收缩越严重，如图1b所示，图1b示出了栅极线端收缩的图形。传统的方法是在光掩模上进行光学临近效应修正(optical proximity correction,OPC)来矫正线端收缩。然而，当线端收缩太严重时，所需光学临近效应修正的修正量太大，以至于在光掩模上相邻两个线端图形形成重叠，导致光学临近效应修正方法失效，如图1c所示，图1c示出了通过光学临近效应修正方法矫正栅极端收缩的图形，如图1d所示，图1d示出了栅极线端出现重叠的图形。在这种情况下，就不得不增加一步线端切割工艺(line-end cut)。线端切割工艺是在形成重叠线端的栅极线条之后，通过利用切割掩模版增加的线端切割光刻和线端切割刻蚀工艺来切断重叠的相邻两个线端。

如图2a至2f示出了利用双重图形成技术制作栅极阵列图形的过程。如图2a所示，在需要制作栅极阵列图形的硅片衬底30上沉积多晶硅薄膜40和硬掩膜50然后涂敷第一光刻胶60；如图2b所示，经过第一次曝光、烘焙、显影以及蚀刻后在硬掩模上形成第一光刻层的栅极线条图案70，其中，栅极线条图案70如图2e所示；如图2c所示，在此硅片上涂敷第二层光刻胶80。如图2d所示，经过第二次曝光、显影和刻蚀后,在多晶硅薄膜40中形成第二光刻层的线端切割图案90，栅极线条图案70与线端切割图案90相垂直，如图2f所示。经过一体化蚀刻后，栅极线条图案70与线端切割图案90的组合组成了目标图形。需要注意的是两次曝光使用的照明条件是不一样的，因为栅极线条图案和线端切割图案需要不同设定值来增强解像率。

综上所述，双重图形成形技术需要两次光刻和刻蚀，主要包括栅极线条光刻---栅极线条刻蚀---线端切割光刻---线端切割刻蚀等步骤，其成本远远大于传统的单次曝光成形技术，且上述形成方法比较复杂，产能低成本高。

上述利用双重图形成技术制作栅极阵列图形具体执行流程包括：

栅极线条光刻：以一批次共三枚晶圆为例，三枚晶圆按照顺序输入涂胶显影机台，晶圆依照顺序进行光刻胶旋转涂敷，烘焙固胶，然后三枚晶圆依序传送入光刻机中进行第一次曝光。此次曝光图形为栅极线条图案，三枚晶圆返回涂胶显影机台进行曝光后烘焙，光刻胶显影后输出涂胶显影机台。

栅极线条刻蚀：此批次三枚晶圆依序输入蚀刻机台进行首次蚀刻，依照首次曝光形成的图案在硬掩模层蚀刻出栅极线条图案。

线端切割光刻：此批次三枚晶圆依序再次输入涂胶显影机台，晶圆依照顺序进行光刻胶旋转涂敷，烘焙固胶，三枚晶圆依序再次送入光刻机第二次曝光，此次曝光图形为与栅极线条图案垂直的线端切割图案，三枚晶圆后续曝光后烘焙，光刻胶显影后输出涂胶显影机台。

线端切割刻蚀：此批次三枚晶圆依序在此输入蚀刻机台进行蚀刻，依照第二次曝光形成的光刻胶层的线端切割图案以及硬掩模层的栅极线条图案进行一体化蚀刻，最终在多晶硅薄膜上形成所需要的完整栅极图形。

依照这种流程完成整个制程步骤多，制成周期(cycle time)长，必需要将第一次曝光的栅极线条图案先通过蚀刻誊录至硬掩模上，而没有在同一层光刻胶上进行两次曝光。

如果直接使用上述工艺流程的掩模板在同一层光刻胶层进行两次曝光，则双重曝光中重叠部分光酸生成过多，曝光图案中光酸分布不均匀会导致显影后形成的最终图案变形，如图3所示，图3为由于重叠部分光酸分布不均匀导致目标图形变形的示意图。

因此，本领域技术人员亟需提供一种栅极阵列图形的双重曝光制作方法，简化栅极阵列图形的制程，提高产能的同时降低制作成本。

发明内容

本发明所要解决的技术问题是提供一种栅极阵列图形的双重曝光制作方法，简化栅极阵列图形的制程，提高产能的同时降低制作成本。

为了解决上述技术问题，本发明提供了一种栅极阵列图形的双重曝光制作方法，包括以下步骤：

步骤S01、提供一半导体衬底，并在半导体衬底上依次形成多晶硅薄膜以及光刻胶；