[发明专利]FinFET及其制造方法

说明书

本申请是2012年11月30日向中国专利局递交的题为“FinFET及其制造方法”的发明专利申请No.201210507134.3的分案申请。

技术领域

本发明涉及半导体技术，更具体地，涉及FinFET及其制作方法。

背景技术

随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。

在批量生产中，与使用SOI晶片相比，使用半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。

在半导体鳍片下方形成掺杂穿通阻止层(punch-through-stopperlayer)，可以减小源区和漏区之间的漏电流。然而，为了形成穿通阻止层而执行的离子注入可能在半导体鳍片的沟道区中引入不期望的掺杂剂。该附加的掺杂使得在FinFET的沟道区中存在着随机掺杂浓度波动。

由于半导体鳍片的高度变化和随机掺杂浓度波动，FinFET的阈值电压不期望地发生随机变化。

发明内容

本发明的目的是在基于半导体衬底的FinFET中减小源区和漏区之间的漏电流，并且减小阈值电压的随机变化。

根据本发明的一方面，提供一种半导体器件，包括：半导体衬底；在半导体衬底上形成的半导体鳍状结构；以及在鳍状结构中距离鳍状结构的顶面一定距离形成的穿通阻止层，其中，穿通阻止层与鳍状结构位于穿通阻止层之上的部分之间具有掺杂浓度界面。

在本发明的FinFET中，采用掺杂穿通阻止层将半导体鳍片和半导体衬底隔开，从而可以断开源区和漏区之间经由半导体衬底的漏电流路径。在形成该FinFET的过程中，可以采用顶部保护层和/或侧壁保护层避免对半导体鳍片的不期望的掺杂，从而可以减小阈值电压的随机变化。在一个优选的实施例中，在应力作用层中形成的源区和漏区可以向半导体鳍片中的沟道区施加合适的应力以提供载流子的迁移率。在另一个或进一步优选的实施例中，采用后栅工艺形成栅堆叠，从而获得高质量的栅极电介质和期望的功函数。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-11是示出了根据本发明的第一实施例的制造半导体器件的方法的各个阶段的半导体结构的示意图。

图12-13示出了根据本发明的第二实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。

图14-16示出了根据本发明的第三实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。

图17-20示出了根据本发明的第四实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。

图21-22示出了根据本发明的第五实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。

图23示出了根据本发明的第六实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。