[发明专利]具有追赶模式、进行时钟重定时的系统和装置及相关方法

说明书

本发明涉及一种具有追赶模式、进行时钟重定时的系统和装置及相关方法。一种装置，包括响应于第一信号操作的模拟或混合信号电路系统和响应于第二信号操作的数字电路系统。该装置进一步包括信号重定时电路。信号重定时电路重定时数字信号源的输出信号从而通过重定时数字信号源的输出信号的边缘以落在第一信号的周期边界上来降低数字电路系统与模拟或混合信号电路系统之间的干扰。

技术领域

本公开总体上涉及时钟信号调节，并且，更具体地，在一些实施例中，涉及一种利用追赶(catch-up)模式进行时钟重定时的系统和装置以及相关方法。

背景技术

在同一集成电路(IC)或者甚至印刷线路板(PCB)上组合数字逻辑和射频(RF)电路引入数字逻辑与无线电操作干扰的可能性。更具体地，在某些频率(如数字时钟频率的谐波)下的干扰能量能够被RF接收器视作带内信号，这可能干扰那些频率处或者接近那些频率的输入的(或甚至发送的)无线电信号。存在若干常规技术用于对抗该干扰，这对于本领域的普通技术人员而言是已知的，因此以下简要进行描述。

图1A-1B分别示出用于调制数字时钟边缘和相关的定时信号的常规数字同步器。如在图1B中看到的，尽管最终的F_重定时(F_RETIMED)时钟的平均频率未改变，但时钟的边缘被移动以与F_LO的边缘对齐。这样做改变了最终的数字时钟的谐波以基于F_LO在RF频带中生成更少的干扰。重定时的输出相比于原时钟在相邻边缘之间能够显示更短的时间。针对以上示例，最小重定时边到边(edge-to-edge)延迟由以下公式给出：

其中，T_{MIN_CLK_E2E}是时钟频率F_CLK的最小边到边时间并且F_LO表示RF接收器的本地振荡器频率。由于整数函数INT()将其参数取到小于或者等于该参数的整数，最小重定时边到边时间大致小于原始边到边时间。如果原时钟的占空比不接近50％，并且F_LO不是远大于F_CLK，重定时的边到边时间能够明显短于T_{MIN_CLK_E2E}。这可能导致数字逻辑从重定时时钟运行并且在寄存器之间具有重要的信号通道，这些寄存器在相反的时钟边缘上计时以相比如果从原时钟F_CLK运行的情况能够以更快的速度运行。数字逻辑的增加的频率可能增加数字逻辑的功率和(IC上的)面积两者。

发明内容

根据一个示例性实施例，一种装置包括响应于第一信号操作的模拟或混合信号电路系统和响应于第二信号操作的数字电路系统。该装置进一步包括信号重定时电路。该信号重定时电路将数字信号源的输出信号重定时，通过将该数字信号源的输出信号的边缘重定时以落在第一信号的周期边界上来减少数字电路系统和模拟或混合信号电路系统之间的干扰。

根据另一个示例性实施例，一种装置包括响应于第一信号操作的第一电路和响应于第二信号或第二信号的重定时版本可选择地操作的第二电路。该装置进一步包括信号重定时电路。该信号重定时电路对第二信号进行重定时以生成第二信号的重定时版本，并且管理第二电路响应于第二信号或第二信号的重定时版本的操作的转变而不在第二信号的重定时版本中生成毛刺和丢失或外加周期。

根据另一个示例性实施例，一种装置包括响应于信号或信号的重定时版本可选择地操作的电路。该装置进一步包括信号重定时电路，该信号重定时电路通过使用追赶模式来管理电路响应于信号的重定时版本的操作到该电路响应于该信号的操作的转变。

附图说明

这些附图仅示出示例性实施例并因此不应该被认为限制本申请或要求保护的内容的范围。本领域的普通技术人员认识到，所公开的概念适用于其他等效实施例。在附图中，在不止一个附图中使用相同的附图标记指示相同、相似或等效的功能、组件或块。

图1A-1B分别示出常规同步器及其相关时序图。