[发明专利]使用低面积和低功率锁存器的集成时钟门控单元

权利要求书

1.一种锁存器，包括：

三态反相器，被配置成用于接收锁存器输入和时钟输入；

反相逻辑门，被配置成用于接收该时钟输入以及该三态反相器的输出并且被配置成用于生成控制信号，该控制信号被配置成用于激活该三态反相器；

第一反相器，被配置成用于接收该三态反相器的该输出并且被配置成用于生成第一反相输出；

半三态反相器，被配置成用于接收该控制信号、该时钟输入和该第一反相输出；以及

输出反相器，被配置成用于接收该三态反相器的该输出并且被配置成用于生成锁存器输出，其中在该反相逻辑门和该第一反相器之间共享晶体管。

2.如权利要求1所述的锁存器，该锁存器是高电平触发的锁存器和低电平触发的锁存器中的至少一种。

3.如权利要求2所述的锁存器，其中，当该时钟输入在该低电平触发的锁存器中处于逻辑‘0’时，该控制信号激活该三态反相器，从而使得该三态反相器的该输出是该锁存器输入的反相。

4.如权利要求2所述的锁存器，其中，当该时钟输入在该高电平触发的锁存器中处于逻辑‘1’时，该控制信号激活该三态反相器，从而使得该三态反相器的该输出是该锁存器输入的反相。

5.如权利要求1所述的锁存器，其中，该三态反相器包括：

第一PMOS晶体管和第一NMOS晶体管，该第一PMOS晶体管的栅极端子和该第一NMOS晶体管的栅极端子被配置成用于接收该锁存器输入；

第二PMOS晶体管，耦合到该第一PMOS晶体管的漏极端子；以及

第二NMOS晶体管，耦合到该第一NMOS晶体管的漏极端子，其中该第二PMOS晶体管的漏极端子耦合到该第二NMOS晶体管的漏极端子以便生成该三态反相器的该输出。

6.如权利要求5所述的锁存器，其中，当该锁存器是低电平触发的锁存器时，该第二PMOS晶体管的栅极端子被配置成用于接收该时钟输入并且该第二NMOS晶体管的栅极端子被配置成用于接收该控制信号。

7.如权利要求5所述的锁存器，其中，当该锁存器是高电平触发的锁存器时，该第二PMOS晶体管的该栅极端子被配置成用于接收该控制信号并且该第二NMOS晶体管的该栅极端子被配置成用于接收该时钟输入。

8.如权利要求1所述的锁存器，其中，当该锁存器是低电平触发的锁存器时，该反相逻辑门是与非门，而当该锁存器是高电平触发的锁存器时，该反相逻辑门是或非门。

9.如权利要求1所述的锁存器，其中，当该锁存器是低电平触发的锁存器时，该半三态反相器包括：

第三PMOS晶体管，该第三PMOS晶体管的栅极端子被配置成用于接收该控制信号；

第三NMOS晶体管，耦合到该第三PMOS晶体管的漏极端子，该第三NMOS晶体管的栅极端子被配置成用于接收该时钟输入；以及

第四NMOS晶体管，耦合到该第三NMOS晶体管的源极端子，该第四NMOS晶体管的栅极端子被配置成用于接收该第一反相输出。

10.如权利要求1所述的锁存器，其中，当该锁存器是高电平触发的锁存器时，该半三态反相器包括：

第三NMOS晶体管，该第三NMOS晶体管的栅极端子被配置成用于接收该控制信号；

第四PMOS晶体管，耦合到该第三NMOS晶体管的漏极端子，该第四PMOS晶体管的栅极端子被配置成用于接收该时钟输入；以及

第三PMOS晶体管，耦合到该第四PMOS晶体管的源极端子，该第三PMOS晶体管的栅极端子被配置成用于接收该第一反相输出。

11.如权利要求1所述的锁存器，其中，该输出反相器被配置成用于将该三态反相器的该输出反相以便生成该锁存器输出。

12.如权利要求1所述的锁存器，其中，该锁存器被配置成用于接收清零信号和预设信号中的至少一个。