[发明专利]使用低面积和低功率锁存器的集成时钟门控单元

说明书

本公开提供了一种利用低面积和低功率锁存器的ICG(集成时钟门控)单元(600)。该ICG单元(600)包括第一逻辑门(603)，该第一逻辑门接收使能信号(601)并且生成锁存器输入(602)。锁存器(620)耦合到该第一逻辑门(603)并且接收该锁存器输入(602)和时钟输入(604)。该锁存器(620)包括三态反相器(605)和反相逻辑门(606)。该三态反相器(605)由该反相逻辑门(606)所生成的控制信号(607)激活。第二逻辑门(650)接收该控制信号(607)并且生成门控时钟(652)。

技术领域

本公开的实施例涉及一种集成电路中基于低功率锁存器的集成时钟门控(ICG)单元。

背景技术

时序电路占据约50％的数字设计。集成时钟门控(ICG)技术用于通过防止各个触发器当不使用时在逻辑状态之间切换来降低功耗。因此，由于时钟切换所导致的时钟功耗降低。在集成时钟门控中，不对电路的功能做出贡献的触发器被选择性地停用。基于特定的条件激活或停用ICG单元。针对禁用时钟单元的条件是一种设计选择。在高级数字设计中，使用导致增加的功耗的若干时钟门控单元。

在功率关键的数字设计中，需要更多的触发器进行时钟门控，这成比例地增加了数字设计中的ICG单元的数量。在一个示例中，当时序电路占据50％的数字设计时并且ICG单元将时钟输入驱动到四个翻转(flop)时，ICG单元占据约5％到7％的数字设计。比较IC的单元之间的功耗的百分比是：逻辑实现消耗总功率的29％、触发器消耗27％、RAM消耗18％、时钟树消耗16％并且ICG消耗10％。明显的是，ICG单元的功耗和/或面积的减少将直接改善数字设计的总体功耗。

发明内容

本发明内容被提供以符合37C.F.R.§1.73，要求本发明的内容简要地指示本发明的性质和本质。本发明内容是通过以下理解提交的：本发明内容将不用于解释或限制权利要求的范围或含义。

一个实施例提供了一种锁存器。该锁存器包括三态反相器，该三态反相器接收锁存器输入和时钟输入。反相逻辑门接收该时钟输入和该三态反相器的输出。该反相逻辑门生成控制信号。该控制信号激活该三态反相器。第一反相器接收该三态反相器的该输出并且生成第一反相输出。半三态反相器接收该控制信号、该时钟输入和该第一反相输出。输出反相器接收该三态反相器的该输出并且生成锁存器输出。

另一个实施例提供了一种ICG(集成时钟门控)单元。该ICG单元包括第一逻辑门，该第一逻辑门接收使能信号并且生成锁存器输入。锁存器耦合到该第一逻辑门并且接收该锁存器输入和时钟输入。该锁存器包括三态反相器和反相逻辑门。该三态反相器由该反相逻辑门所生成的控制信号激活。第二逻辑门接收该控制信号并且生成门控时钟。

在以下附图和具体实施方式中提供其他方面和示例实施例。

附图说明

图1示出了锁存器的示意图；

图2示出了根据一个实施例的锁存器的示意图；

图3示出了根据一个实施例的锁存器的晶体管级别实现方式的示意图；

图4示出了根据一个实施例的锁存器的示意图；

图5示出了根据一个实施例的锁存器的晶体管级别实现方式的示意图；

图6示出了根据一个实施例的集成时钟门控(ICG)单元的示意图；以及

图7示出了根据一个实施例的数字逻辑块的示意图。

具体实施方式