[发明专利]一种半导体器件的制备方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种半导体器件的制备方法。

背景技术

随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式SiGe技术被广泛应用以提高PMOS的的性能，传统嵌入式SiGe技术通过在PMOS在源区和漏区嵌入SiGe材料，虽然能够向沟道区施加压应力，但是PMOS的性能不能够得到显著的提升。

发明内容

针对现有技术中半导体性能所存在的问题，本发明采用高应力层作为沟道层，进一步提高了整个沟道的应力，提高了沟道载流子的迁移率。

一般沟道应力越大，沟道载流子的迁移率提升越高，所以本发明旨在提高沟道的应力，本发明采用如下技术方案：

一种半导体器件的制备方法，所述制备方法具体包括：

提供一半导体基体，于所述半导体基体上沉积一掩膜层；

刻蚀所述半导体基体以形成浅凹陷，并在所述浅凹陷内生长外延层至所述半导体基体上表面；

在所述外延层上依次形成栅介质层、栅极、侧墙及掩膜层；

刻蚀所述侧墙两侧的所述外延层与所述半导体基体形成深凹陷；

在所述深凹陷内生长所述外延层。

优选的，所述半导体基体为单晶硅。

优选的，所述掩膜层为氮化硅。

优选的，所述掩膜层采用化学气相工艺沉积。

优选的，所述掩膜层采用炉管沉积。

优选的，所述掩膜层采用原子层工艺沉积。

优选的，所述外延层为锗掺杂的锗硅外延。

优选的，所述外延层为碳硅。

优选的，采用干法刻蚀工艺刻蚀形成所述浅凹陷与所述深凹陷。

优选的，所述栅介质层为炉管工艺形成的氧化硅。

优选的，所述栅极为炉管工艺沉积的多晶硅。

优选的，所述侧墙由炉管工艺沉积的至少一层以上氧化硅或氮化硅构成。

优选的，所述侧墙由原子层沉积工艺沉积的至少一层以上氧化硅或氮化硅构成。

本发明的有益效果是：

本发明通过二次图案化蚀刻栅极侧墙两侧的锗硅及半导体基体形成凹陷；在深凹陷内进行二次选择性外延生长锗硅，并且采用锗硅外延层作为沟道层，提高了整个沟道的应力，从而提高了器件的导通电流。

附图说明

图1-图5为本发明一种半导体器件的制备方法的半导体结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。

下面结合附图对本发明的具体实施方式作进一步的说明：

实施例一

图1-图5为本发明一种半导体器件的制备方法的半导体结构示意图。如图1所示，本实施例首先提供一半导体基体100，在该半导体基体100上覆盖一掩膜层101，之后，图案化蚀刻半导体基体100形成浅凹陷102；如图2所示，在浅凹陷102内进行选择性外延生长锗硅至与半导体基体表面平齐，形成外延层103；如图3所示，在外延层103上依次形成栅介质层104，栅极105，侧墙106及掩膜层101；如图4所示，二次图案化蚀刻栅极侧墙106两侧的外延层103及半导体基体100形成深凹陷107；如图5所示，在深凹陷107内进行二次选择性外延生长锗硅，形成外延层103。

本发明一个较佳的实施例中，半导体基体100为单晶硅，也可以其他半导体材料。

本发明一个较佳的实施例中，掩膜层101为氮化硅(SIN)；可以采用化学气相沉积(ChemicalVaporDeposition，CVD)工艺沉积，也可以采用炉管沉积；或者采用原子层沉积(Atomiclayerdeposition，ALD)工艺沉积。

本发明一个较佳的实施例中，栅介质层104为炉管工艺形成的氧化硅；栅极105为炉管工艺沉积的多晶硅，侧墙106由ALD工艺或者炉管工艺沉积的至少一层以上氧化硅或氮化硅构成。

本发明一个较佳的实施例中，外延层103为锗掺杂的锗硅外延；当然也可以是碳硅。

本发明一个较佳的实施例中，采用干法蚀刻工艺蚀刻半导体基体100及锗硅层(外延层103)形成凹陷。

综上所述，本发明通过二次图案化蚀刻栅极侧墙两侧的锗硅及半导体基体形成凹陷；在深凹陷内进行二次选择性外延生长锗硅，并且采用锗硅外延层作为沟道层，提高了整个沟道的应力，从而提高了器件的导通电流。