[发明专利]一种半导体器件及其制备方法、电子装置

说明书

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底的阱区上形成有NMOS和PMOS的具有第一高度的鳍片；步骤S2：在所述鳍片的侧壁上形成间隙壁，以覆盖所述鳍片的侧壁；步骤S3：以所述间隙壁为掩膜蚀刻所述半导体衬底，以增加所述鳍片的高度，形成第二高度的台阶形鳍片；步骤S4：在所述半导体衬底上以及所述间隙壁下方的所述台阶形鳍片的侧壁上形成扩散阻挡层；步骤S5：在所述台阶形鳍片的底部执行沟道停止离子注入。本发明所述方法可以阻止阱区离子以及沟道停止离子的扩散和损失，进一步提高了器件的性能和良率。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，短沟道效应成为影响器件性能的一个关键因素，相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

在FinFET器件制备过程中通常需要穿通离子注入，以控制器件底部源漏的穿通，在所述工艺中掺杂离子的损失成为阱离子注入和沟道停止离子注入的主要问题，特别是在FCVD沉积以及阱快速热退火过程中，导致器件性能严重下降，对于NMOS器件，由于B在氧化物极易扩散，导致B阱以及沟道停止离子注入的掺杂离子损失更加严重。

因此目前所述方法存在上述诸多弊端，需要对所述方法进行改进，以便消除所述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底的阱区上形成有NMOS和PMOS的具有第一高度的鳍片；

步骤S2：在所述鳍片的侧壁上形成间隙壁，以覆盖所述鳍片的侧壁；

步骤S3：以所述间隙壁为掩膜蚀刻所述半导体衬底，以增加所述鳍片的高度，形成第二高度的台阶形鳍片；

步骤S4：在所述半导体衬底上以及所述间隙壁下方的所述台阶形鳍片的侧壁上形成扩散阻挡层；

步骤S5：在所述台阶形鳍片的底部执行沟道停止离子注入。

可选地，在所述步骤S4中还进一步包括在所述间隙壁和所述扩散停止层上形成衬垫层的步骤。

可选地，所述方法还进一步包括：

步骤S6：沉积隔离材料层，以覆盖所述衬垫层；

步骤S7：回蚀刻所述隔离材料层至所述鳍片的所述第一高度，以露出所述鳍片侧壁上的所述衬垫层；

步骤S7：去除所述鳍片上的所述衬垫层和所述间隙壁，以露出所述鳍片。

可选地，所述鳍片的顶部形成有硬掩膜层，在所述步骤S7露出所述鳍片之后，还进一步包括去除所述鳍片顶部的所述硬掩膜层的步骤。

可选地，在所述步骤S4中，所述扩散阻挡层选用SiC。