[发明专利]具有应力体的半导体器件

说明书

本发明提供了具有应力体的半导体器件。彼此间隔开的第一沟槽和第二沟槽形成在基板中。沟道区被限定在第一沟槽和第二沟槽之间。栅介电层形成在沟道区上。栅电极形成在栅介电层上。应力体包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的多个夹层。第一沟槽和第二沟槽的侧壁是V形(例如，具有“”或“”形状)。

技术领域

本发明构思的实施方式涉及具有应力体(stressor)的半导体器件。

背景技术

在场效应晶体管(FET)中，漏-源电流流动经过连接源极区到漏极区的传导沟道。导电率通过当电压被施加在栅极端子和源极端子之间时产生的电场而改变。金属氧化物半导体FET(MOSFET)是一种用于放大或转换电子信号的FET。

通过在晶体管沟道的沟道区内增大载流子迁移率，可以改进晶体管的性能。已经尝试了在沟道区的两侧形成应力体(stressor)的技术来增大迁移率。然而，由于热膨胀系数和晶格常数上的差异，应力体易于破裂或者易于形成其它缺陷。热膨胀系数描述了每一度温度变化的材料长度相对变化。晶格常数指的是晶格中的单位晶胞的物理尺寸。在晶体管的应力体中的裂纹会引起应力体的抗拉强度减小，并在晶体管中引起漏电流。

发明内容

本发明构思的至少一个实施方式提供了一种具有提高的电性能的半导体器件。

本发明构思的至少一个实施方式提供了一种形成半导体器件的方法，该半导体器件具有提高的电性能。

提供了一种根据本发明构思的示范实施方式的半导体器件。该半导体器件包括基板，该基板具有在基板中彼此间隔开的第一沟槽和第二沟槽。沟道区被限定在第一沟槽和第二沟槽之间。栅介电层形成在沟道区上。栅电极形成在栅介电层上。形成了应力体，该应力体包括形成在第一沟槽和第二沟槽中的多个半导体层以及形成在半导体层之间的多个夹层。第一沟槽和第二沟槽的侧壁是V形(例如，“”或“”形状)。

栅介电层可以与栅电极的底部或侧壁接触，栅介电层的上端可以形成在比栅电极的中心高的水平。

夹层可以包括赝晶(pseudomorphic)单层、赝晶多层、赝晶点状结构、或其组合，具有不同于半导体层的带隙。

夹层可以包括SiN、SiO、CN、SiCN、GaN、AlN、InN、GaAs、SiC、Ge、Si、Si/Ge超晶格、或其组合。

应力体包括与第一沟槽和第二沟槽的侧壁接触的第一半导体层。第一夹层可以形成在第一半导体层上。第二半导体层可以形成在第一夹层上。第二夹层可以形成在第二半导体层上。第三半导体层可以形成在第二夹层上。

第一半导体层和第一夹层的侧壁可以具有V形(例如，“”或“”形状)。

第一夹层可以比第一半导体层薄。

第一夹层可以具有在0.1nm至10nm范围内的厚度。

第二半导体层可以比第一半导体层厚。

半导体层可以包括SiGe。Ge在半导体层中的含量可以在20％至80％的范围内。

Ge在第二半导体层中的含量可以比在第一半导体层中的含量高。

形成在比沟道区高的水平处的盖层可以形成在应力体上。

盖层的下端可以形成在比应力体的上端高的水平。

盖层可以包括金属硅化物、Si或其组合。

第一间隔物可以形成在栅电极的侧表面上。第二间隔物可以形成在第一间隔物上。第二间隔物可以与盖层的上表面接触。

第一间隔物的底部可以与应力体接触。第一间隔物的侧表面可以与盖层接触。

第二间隔物的下端可以与盖层的上表面接触。