[发明专利]随机数生成装置和方法

权利要求书

1.一种随机数生成装置，其特征在于，包括：

可调延迟模块，用于对第一时钟信号进行延迟，生成n个第二时钟信号，在控制信号的控制下对所述n个第二时钟信号的延迟进行调整，其中，所述n个第二时钟信号相对于所述第一时钟信号的延迟依次增大，n为大于或等于3的自然数；

存储模块，包括n级存储单元，所述n级存储单元包括第1级存储单元、中间级存储单元和第n级存储单元，所述n个第二时钟信号和第三时钟信号分别作为所述n级存储单元的输入信号和时钟信号，使得所述第1级存储单元和所述第n级存储单元的输出为正常状态，所述中间级存储单元中至少有一级存储单元的输出为亚稳态，所述第一时钟信号与所述第三时钟信号为同步信号；

同步逻辑模块，用于对所述n级存储单元的输出进行同步，以便得到所述n级存储单元的稳定的输出，消除所述亚稳态；

延迟控制逻辑模块，用于根据所述n级存储单元的稳定的输出，生成所述控制信号，生成并输出真随机数。

2.根据权利要求1所述的装置，其特征在于，所述n个第二时钟信号和所述第一时钟信号分别作为所述n级存储单元的输入信号和时钟信号具体为：

所述n个第二时钟信号作为所述n级存储单元的输入信号，所述第三时钟信号作为所述n级存储单元的时钟信号；或者

所述n个第二时钟信号作为所述n级存储单元的时钟信号，所述第三时钟信号作为所述n级存储单元的输入信号。

3.根据权利要求1所述的装置，其特征在于，所述延迟控制逻辑模块用于根据所述第1级存储单元的稳定的输出和所述第n级存储单元的稳定的输出，生成所述控制信号；其中，当所述第1级存储单元的稳定的输出与所述第n级存储单元的稳定的输出不是期望的时钟变化沿时，生成表示增加或减少延迟的控制信号。

4.根据权利要求1所述的装置，其特征在于，所述可调延迟模块包括串联连接的n个延迟单元，每个延迟单元输出1个第二时钟信号，所述n个延迟单元中的第1个延迟单元的延迟在所述控制信号的控制下进行调整。

5.根据权利要求1或2所述的装置，其特征在于，所述第一时钟信号与所述第三时钟信号为同一个时钟信号；或者，所述第三时钟信号为对所述第一时钟信号进行无延迟逻辑处理后得到的时钟信号。

6.一种随机数生成方法，其特征在于，包括：

对第一时钟信号进行延迟，生成n个第二时钟信号，在控制信号的控制下对所述n个第二时钟信号的延迟进行调整，其中，所述n个第二时钟信号相对于所述第一时钟信号的延迟依次增大，n为大于或等于3的自然数；

将所述n个第二时钟信号和第三时钟信号分别作为n级存储单元的输入信号和时钟信号，使得第1级存储单元和第n级存储单元的输出为正常状态，中间级存储单元中至少有一级存储单元的输出为亚稳态，其中，所述n级存储单元包括所述第1级存储单元、所述中间级存储单元和所述第n级存储单元，所述第一时钟信号与所述第三时钟信号为同步信号；

对所述n级存储单元的输出进行同步，以便得到所述n级存储单元的稳定的输出，消除所述亚稳态；

根据所述n级存储单元的稳定的输出，生成所述控制信号，生成并输出真随机数。

7.根据权利要求6所述的方法，其特征在于，所述n个第二时钟信号和所述第一时钟信号分别作为所述n级存储单元的输入信号和时钟信号具体为：

所述n个第二时钟信号作为所述n级存储单元的输入信号，所述第三时钟信号作为所述n级存储单元的时钟信号；或者

所述n个第二时钟信号作为所述n级存储单元的时钟信号，所述第三时钟信号作为所述n级存储单元的输入信号。

8.根据权利要求6所述的方法，其特征在于，所述生成所述控制信号具体为：

根据所述第1级存储单元的稳定的输出和所述第n级存储单元的稳定的输出，生成所述控制信号；其中，当所述第1级存储单元的稳定的输出与所述第n级存储单元的稳定的输出不是期望的时钟变化沿时，生成表示增加或减少延迟的控制信号。

9.根据权利要求6所述的方法，其特征在于，所述生成n个第二时钟信号具体为：

将所述第一时钟信号输入串联连接的n个延迟单元，每个延迟单元输出1个第二时钟信号，从而生成n个第二时钟信号，其中，所述n个延迟单元中的第1个延迟单元的延迟在所述控制信号的控制下进行调整，生成第1个第二时钟信号。

10.根据权利要求6或7所述的方法，其特征在于，所述第一时钟信号与所述第三时钟信号为同一个时钟信号；或者，所述第三时钟信号为对所述第一时钟信号进行无延迟逻辑处理后得到的时钟信号。