[发明专利]随机数生成装置和方法

说明书

技术领域

本发明涉及数字电路领域，尤其涉及一种随机数生成装置和方法。

背景技术

在数字同步电路中常采用触发器或锁存器作为存储单元，这两种器件都定义了一个信号的时序要求，只有满足了这个时序要求这两种器件才可以正确地在输入端获取(capture)数据、在输出端产生数据。这两种器件都易进入亚稳态，所谓亚稳态是指触发器或锁存器无法在某个规定时间段内达到一个可确认的状态。当触发器或锁存器进入亚稳态时，既无法预测触发器或锁存器的输出电平，也无法预测触发器或锁存器输出何时才能稳定在某个正确的电平上。在这期间，触发器或锁存器输出一些中间级电平，或者可能处于振荡状态，并且这些中间级电平可以沿信号通道上的各个触发器或锁存器级联式传播下去。下面以触发器为例介绍亚稳态的情况，对于锁存器也同样适用。

为了确保触发器中操作的可靠性，输入信号在时钟沿之前必须稳定一段时间，这段时间通常被定义为触发器建立时间Ts，且输入信号在时钟沿之后还要继续稳定一段时间，将这段时间定义为触发器保持时间Th，然后触发器经过输出延时(clocktooutput,简称：Tco)后输出信号。如果一个数据信号在变化时没有满足触发器建立时间Ts和保持时间Th的要求，触发器的输出就可能会出现亚稳态的情况。

如图1所示，为现有技术中触发器正常状态时的时序图，具体地，在图1(a)中，输入信号A在时钟上升沿之前已经稳定且大于触发器建立时间Ts，并且在时钟上升沿之后稳定时间大于触发器保持时间Th，此时触发器的输出不会出现亚稳态，经过输出延时Tco后触发器输出信号的值等于输入信号A。其中，如果输入信号与时钟信号异步，该输入信号又称为异步输入信号，过渡期(transition)为异步输入信号由A到B变化过程中的过渡时间，在这个transition过程中异步输入信号的值是不确定的；在图1(b)中，与图1(a)类似，异步输入信号B在时钟上升沿之前已经稳定且大于触发器建立时间Ts，在时钟上升沿之后稳定时间大于触发器保持时间Th，此时触发器的输出不会出现亚稳态，经过输出延时Tco后触发器输出信号的值等于异步输入信号B。如图2所示，为现有技术中触发器发生亚稳态时的时序图，与图1不同的是，在该图中，异步输入信号在时钟上升沿之前就已经由A变到B，但是异步输入信号B在时钟上升沿之前的稳定时间小于了触发器建立时间Ts，而A在时钟上升沿之前就已经结束，所以A的时钟上升沿之后稳定时间可以视为负值，而该负值小于触发器要求的保持时间Th，所以在这种情况下，触发器的输出可能会出现亚稳态的情况，并且在亚稳态稳定下来后触发器的输出可能是异步输入信号A，也可能是异步输入信号B，是随机的、与异步输入信号没有关系的。触发器在经历亚稳态以后，输出值具体会稳定在哪个值，受触发器电路设计、制造工艺偏差、电路环境温度、噪声等多个因素的影响，这种不确定性可以作为真随机数源。对于触发器而言，发生亚稳态的可能性越低，其作为真随机数源生成的随机数的质量就越低。

根据图1和图2的时序图可知，触发器输入端的异步输入信号如果在触发器时钟沿的前后Ts+Th时间内保持稳定，也就是异步输入信号在Ts+Th时间窗没有变化，那么触发器就不会发生亚稳态，此时触发器的输出是完全确定的、没有随机性的；而只有在触发器时钟沿的前后Ts+Th时间窗内，若异步输入信号发生了变化，触发器的输出才有可能发生亚稳态。但是，在先进的半导体工艺下，Ts+Th时间窗非常小，例如：0.1ns，甚至更小，那么假设触发器时钟的周期是50ns，那么异步输入信号在Ts+Th时间窗内发生变化的可能性只为：0.1ns*100％/50ns＝0.2％。因此，这种情况下触发器的输出发生亚稳态的可能性非常小，可能性最大时为0.2％，可能性最小时基本为零。

另外，在芯片电路设计中，异步输入信号往往需要特定的时钟源来产生，例如：需要抖动比较大的时钟来产生异步输入信号，所以产生异步输入信号的难度比较大，还会增加芯片的复杂度；并且由于该异步输入信号的时钟与触发器的时钟是不相干的两个时钟，这两个时钟之间可能是异步的情况，也可能是同步的情况，这是无法预测的，这种情况下该异步输入信号不能做到与触发器时钟完全异步，所以该异步输入信号的变化与触发器的时钟沿可能会发生相关的“共振”现象，这样就会大大减少异步输入信号在Ts+Th时间窗内发生变化的可能性，从而进一步降低触发器的输出发生亚稳态的可能性。

发明内容