[发明专利]半导体及制造方法

说明书

本申请案主张2014年10月24日申请的胡兵华(BinghauHu)的“半导体及制造方法 (SEMICONDUCTORANDMETHODOFMAKING)”的第62/068,522号美国临时专利申 请案的优先权，所述申请案借此以引用的方式并入以用于所揭示的所有。

技术领域

本申请案涉及半导体及制造半导体的方法。

背景技术

随着集成电路制造技术的快速发展，许多不同电子组件制造于单硅芯片上且以非常 紧密的形式接近彼此。在一些邻近组件(尤其功率装置)之间需要电气隔离以便防止第一 组件的操作干扰第二组件的操作。一些集成电路使用电子组件之间的深沟槽以提供电气 隔离。举例来说，来自由深沟槽分隔的高电压晶体管的低泄漏电流抑制锁定机制触发到 低电压电路。

深沟槽隔离应用于一些高电压绝缘体上硅(SOI)集成电路。SOI集成电路上的隔离结 构包含具有嵌入其中的一层低掺杂多晶硅的两层二氧化硅。由厚埋型氧化物层提供垂直 隔离且由两层二氧化硅实现横向隔离。深沟槽隔离结构使在无组件之间的串扰的情况下 能够在邻近保护硅岛内自由设计集成电路上的每一组件成为可能。

由于集成电路上的更多组件由深沟槽围绕，由深沟槽消耗的区域变得重要。举例来 说，由深沟槽隔离的每一组件需要环绕所述组件的个别深沟槽。通常使用电子组件并不 占用深沟槽之间的区域，所以空间被浪费。

发明内容

一种集成电路包含具有半导体材料的衬底。第一深沟槽位于所述半导体材料中且以 第一方向延伸。第二深沟槽位于所述半导体材料中且以第二方向延伸。交叉区域位于所 述第一深沟槽与所述第二深沟槽的相交处。结构位于所述交叉区域中。

附图说明

图1为集成电路的部分的俯视平面图。

图2为制造于集成电路中的深沟槽的侧视立面图。

图3为具有制造于其中的深沟槽的集成电路的部分的俯视平面图。

图4为图3中展示的深沟槽的交叉区域的放大平面图。

图5为描述用于制造图3的集成电路的过程的流程图。

具体实施方式

本文中揭示集成电路及制造具有相交深沟槽的集成电路的方法。图1为现有技术集 成电路100的部分的俯视平面图，其具有形成于集成电路100的顶表面104中的多个深 沟槽102。为了参考目的，本文中描述三个个别深沟槽108、110及112。深沟槽102中 的每一者围绕集成电路100的表面104上的区域。三个深沟槽108、110、112分别围绕 区域114、116、118。区域114、116、118中的每一者具有通过常规集成电路制造技术 制造于其中的电子组件(未展示)。举例来说，第一区域114可具有制造于其中的漏极延 伸金属氧化物半导体(DEMOS)。其它区域116、118可具有DEMOS装置或制造于其中 的其它电子组件。深沟槽102提供区域114、116、118之间的电子隔离使得制造于其中 的电子组件不彼此干扰。由表面104上的空间122分隔深沟槽102，其中空间122通常 不具有制造于其中的任何电子组件。因此，空间122为集成电路100上增大集成电路100 的总尺寸的浪费的空间。

图2为深沟槽108的剖视立面图且代表图1的深沟槽102及本文中描述的其它深沟 槽。深沟槽108从集成电路100所形成之处延伸到半导体材料200中。半导体材料200 有时被称为集成电路100的衬底。深沟槽108具有宽度204，在一些实例中，宽度204 为约2.65μm。在其它实例中，宽度204在1.5μm与5.0μm之间。在图2的实例中，深 沟槽108延伸约10.0μm的深度206到沟槽底208。在其它实例中，深沟槽106具有在 10μm与35μm之间的深度。在图2的实例中，沟槽底208位于接近集成电路100的底 表面210处。