[发明专利]半导体结构的形成方法

说明书

本申请是2013年12月3日提交中国专利局、申请号为201310646324.8、发 明名称为“半导体结构的形成方法”的中国专利申请的分案。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术

随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小， 希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维 封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线 键合的芯片堆叠(DieStacking)、封装堆叠(PackageStacking)和基于硅通 孔(ThroughSiliconVia，TSV)的三维(3D)堆叠。其中，利用硅通孔的三 维堆叠技术具有以下三个优点：(1)高密度集成；(2)大幅地缩短电互连 的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号 延迟等问题；(3)利用硅通孔技术，可以把具有不同功能的芯片(如射频、 内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述 利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技 术。

在硅通孔技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形 成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯 片和芯片之间的互连。现有刻蚀硅通孔时通常采用Bosch(博世)刻蚀工艺， 形成硅通孔，Bosch(博世)刻蚀工艺包括等离子体刻蚀步骤和侧壁聚合物沉 积步骤，通过循环进行上述步骤可以形成深度较大，侧壁较垂直的硅通孔。

但是现有技术采用博世刻蚀工艺形成的硅通孔顶部的侧壁表面经常会出 现毛糙现象，会导致在硅通孔内填充导电材料的质量较差，从而影响半导体 器件中的电连接性能。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，避免硅通孔的顶 部的侧壁表面出现毛糙现象，提高硅通孔的形貌质量。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供 半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；在第一刻蚀阶 段内，以所述掩膜层为掩膜，采用博世刻蚀工艺刻蚀所述半导体衬底，形成 通孔，所述博世刻蚀工艺包括循环进行的多个处理周期，每个处理周期包括 一个刻蚀步骤和一个沉积步骤，一个处理周期的总时间为博世刻蚀的循环时 间，所述博世刻蚀的循环时间大于或等于10s，使得在刻蚀过程中，随着所述 通孔的深度不断增加，所述通孔的顶部宽度始终大于掩膜层的开口宽度。

可选的，第一刻蚀阶段内，所述博世刻蚀工艺的循环时间为10s～120s。

可选的，第一刻蚀阶段中，所述掩膜层开口的一侧侧壁的底部与同一侧 的通孔的侧壁顶部之间的距离为底切值，所述底切值大于0um小于6um。

可选的，所述博世刻蚀的第一个处理周期后形成的底切值大于1.8um。

可选的，所述博世刻蚀的第一个处理周期中，先进行刻蚀步骤，然后进 行沉积步骤。

可选的，所述博世刻蚀中的刻蚀步骤采用的刻蚀气体为SF₆，刻蚀温度为 -10℃～50℃，反应腔压强为60mTorr～180mTorr，源射频功率为1000W～3000W， 偏置射频功率为40W～200W，SF₆的流量为600sccm～2000sccm，单次刻蚀步 骤的时间为8s～100s。

可选的，所述博世刻蚀中的沉积步骤采用的沉积气体为C₄F_8、C₄F₆、CHF₃、 CH₂F₂、C₅F₈或COS中的一种或几种，沉积温度为-10℃～50℃，反应腔压强 为30mTorr～100mTorr，源射频功率为1000W～3000W，偏置射频功率为 5W～200W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为 2s～20s。

可选的，第一刻蚀阶段内所述掩膜层的开口宽度小于待形成通孔的宽度。

可选的，还包括：在第一刻蚀阶段之后进行第二刻蚀阶段，所述第二刻 蚀阶段中，通孔顶部侧壁表面形成有稳定存在的聚合物层。

可选的，在所述第二刻蚀阶段内改变所述博世刻蚀的循环时间，继续刻 蚀所述通孔至预设深度。