[发明专利]一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构

权利要求书

1.一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，由两个MOS型晶体管构成标准单元，标准单元包括阱区(211)，在阱区(211)内设置第一源区(206)、第二源区(207)、漏区(205)、将第二源区(207)和漏区(205)分隔开的第二栅极(209)以及将第一源区(206)和漏区(205)分隔开的第一栅极(210)，在第一源区(206)、第二源区(207)两侧分别设置与其不接触的第一阱区接触(208)、第二阱区接触(218)，在漏区(205)内设置第一漏区接触孔(212)、第二漏区接触孔(213)以增大静电泄放电流能力，在第一源区(206)、第二源区(207)内分别设置第一源区接触孔(214)、第二源区接触孔(215)，在第一阱区接触(208)、第二阱区接触(218)内分别设置第一阱区接触孔(216)、第二阱区接触孔(217)，第一源区(206)、第二源区(207)、第一阱区接触(208)、第二阱区接触(218)均与地轨线或电源轨线连接，漏区(205)与版图结构外侧压焊点连接。

2.如权利要求1所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，所述第二栅极(209)、第一栅极(210)的栅长均≤0.25um，第一漏区接触孔(212)、第二漏区接触孔(213)之间的最小间距值21C满足C≤21C≤24D，其中C为标准工艺中接触孔与接触孔之间的最小间距的版图设计规则，24D为第一源区(206)与第一阱区接触(208)或第二源区(207)与第二阱区接触(218)之间的设计值。

3.如权利要求2所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，所述第二栅极(209)、第一栅极(210)的栅长为0.13um，第一漏区接触孔(212)、第二漏区接触孔(213)之间的最小间距值21C满足0.18um≤21C≤24D，24D最小为0.21um。

4.如权利要求2所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，所述第二栅极(209)、第一栅极(210)的栅长为0.006um，第一漏区接触孔(212)、第二漏区接触孔(213)之间的最小间距值21C满足0.11um≤21C≤24D，24D最小为0.11um。

5.如权利要求1所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，在阱区(211)内还包括第一寄生电阻(413)、第二寄生电阻(418)、第一寄生三极管(414)和第二寄生三极管(415)，第一寄生三极管(414)、第二寄生三极管(415)的集电极经漏区(205)分别连接至第一漏区接触孔(212)、第二漏区接触孔(213)，然后连接到版图结构外侧的压焊点；第一寄生三极管(414)的基极通过第一寄生电阻(413)连接至第一阱区接触(208)，再通过第一阱区接触孔(216)连接至地轨线或电源轨线；第二寄生三极管(415)的基极通过第二寄生电阻(418)连接至第二阱区接触(218)，再通过第二阱区接触孔(217)连接至地轨线或电源轨线；第一寄生三极管(414)的发射极连接至第一源区(206)，通过第一源区接触孔(214)连接至地轨线或电源轨线，第二寄生三极管(415)的发射极连接至第二源区(207)，通过第二源区接触孔(215)连接至地轨线或电源轨线。

6.如权利要求1所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，标准单元可以为单个或者2N个堆叠，N为自然数，标准单元堆叠时源区之间不插入阱区接触，源区直接重叠在一起，在重叠后的源区两侧分别设置与其不接触的阱区接触，所有的源区与阱区接触均与地轨线或电源轨线连接，所有的漏区均与版图结构外侧压焊点连接。

7.如权利要求1所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，第一漏区接触孔(212)距第一源区(206)边缘距离与第二漏区接触孔(213)距第二源区(207)边缘距离相等。

8.如权利要求1所述的一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，第一漏区接触孔(212)距第一栅极(210)的距离与第二漏区接触孔(213)距第二栅极(209)的距离相等。