[发明专利]一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构

说明书

技术领域

本发明涉及一种版图结构，尤其是一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构。

背景技术

静电放电防护是当今CMOS集成电路中最重要的可靠性问题之一。随着集成电路工艺进入超深亚微米阶段，特征尺寸的减小导致了器件对外界电磁干扰的敏感程度也大大提高，使静电放电防护对器件可靠性的危害变得越来越显著。

另一方面，随着集成电路信号传输速度的提高，IO接口电路的静电放电防护电路导致的延时，给高速电路带来了很大的影响。必须改进静电放电防护结构，使之与IO接口电路相匹配，从而使芯片拥有更好的接口性能。尤其是在当今的宇航用SRAM型FPGA芯片设计中，减小芯片面积以满足封装需求、提高IO接口性能和静电放电防护效应成了设计的难点。

发明内容

本发明的技术解决问题是：针对超深亚微米尤其是宇航用SRAM型FPGA的IO接口电路的静电放电防护，提出一种双阵列孔静电放电防护版图结构，该结构在晶体管的漏区使用双阵列孔，解决了当IO接口电路满足设计性能时，传统的标准静电放电防护结构因电流通行能力无法满足晶体管设计要求的问题，实现了静电放电防护与IO接口电路之间的合理匹配，增加了静电放电防护能力，同时减少了静电放电防护器件所占用的版图面积。

本发明的技术解决方案是:

一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，由两个MOS型晶体管构成标准单元，标准单元包括阱区，在阱区内设置第一源区、第二源区、漏区、将第二源区和漏区分隔开的第二栅极以及将第一源区和漏区分隔开的第一栅极，在第一源区、第二源区两侧分别设置与其不接触的第一阱区接触、第二阱区接触，在漏区内设置第一漏区接触孔、第二漏区接触孔以增大静电泄放电流能力，在第一源区、第二源区内分别设置第一源区接触孔、第二源区接触孔，在第一阱区接触、第二阱区接触内分别设置第一阱区接触孔、第二阱区接触孔，第一源区、第二源区、第一阱区接触、第二阱区接触均与地轨线或电源轨线连接，漏区与版图结构外侧压焊点连接。

所述第二栅极、第一栅极的栅长均≤0.25um，第一漏区接触孔、第二漏区接触孔之间的最小间距值21C满足C≤21C≤24D，其中C为标准工艺中接触孔与接触孔之间的最小间距的版图设计规则，24D为第一源区与第一阱区接触或第二源区与第二阱区接触之间的设计值。

所述第二栅极、第一栅极的栅长为0.13um，第一漏区接触孔、第二漏区接触孔之间的最小间距值21C满足0.18um≤21C≤24D，24D最小为0.21um。

所述第二栅极、第一栅极的栅长为0.006um，第一漏区接触孔、第二漏区接触孔之间的最小间距值21C满足0.11um≤21C≤24D，24D最小为0.11um。

在阱区内还包括第一寄生电阻、第二寄生电阻、第一寄生三极管和第二寄生三极管，第一寄生三极管、第二寄生三极管的集电极经漏区分别连接至第一漏区接触孔、第二漏区接触孔，然后连接到版图结构外侧的压焊点；第一寄生三极管的基极通过第一寄生电阻连接至第一阱区接触，再通过第一阱区接触孔连接至地轨线或电源轨线；第二寄生三极管的基极通过第二寄生电阻连接至第二阱区接触，再通过第二阱区接触孔连接至地轨线或电源轨线；第一寄生三极管的发射极连接至第一源区，通过第一源区接触孔连接至地轨线或电源轨线，第二寄生三极管的发射极连接至第二源区，通过第二源区接触孔连接至地轨线或电源轨线。

标准单元可以为单个或者2N个堆叠，N为自然数，标准单元堆叠时源区之间不插入阱区接触，源区直接重叠在一起，在重叠后的源区两侧分别设置与其不接触的阱区接触，所有的源区与阱区接触均与地轨线或电源轨线连接，所有的漏区均与版图结构外侧压焊点连接。

第一漏区接触孔距第一源区边缘距离与第二漏区接触孔距第二源区边缘距离相等。

第一漏区接触孔距第一栅极的距离与第二漏区接触孔距第二栅极的距离相等。

第一源区接触孔、第二源区接触孔、第一漏区接触孔、第二漏区接触孔、第一阱区接触孔、第二阱区接触孔均在同一水平线上。

第一源区中还包括与第一源区接触孔相同的其他源区接触孔，第二源区中还包括与第二源区接触孔相同的其他源区接触孔；漏区中还包括与第一漏区接触孔、第二漏区接触孔相同的其他漏区接触孔。

本发明与现有技术相比的有益效果是：