[发明专利]一种基于时钟调相的串并转换电路

权利要求书

1.一种基于时钟调相的串并转换电路，其特征在于：实现高速数字信号的串行输入转换为并行输出，包含同步复位电路、多级时钟调相电路和多级采样电路三部分：

电路一，同步复位电路，对输入输出信号进行同步，使多级采样电路能够采集到稳定的输入信号，并对系统进行复位；

电路二，多级时钟调相电路，对输入低频率时钟信号进行调相，并输出M级经过调相的时钟信号；时钟调相电路由多级基本时钟调相电路组成，基本时钟调相电路由锁相环电路和多级基本时钟相位延时电路组成；

电路三，多级采样电路，多级时钟调相电路中的调相时钟一一对应输入多级采样电路中的寄存器，在时钟上升沿时，分别对输入的数字信号进行采样存储，并可靠输出，从而实现对输入数字信号的串并转换。

2.根据权利要求1所述的基于时钟调相的串并转换电路，其特征在于：电路二中所述的时钟调相电路由M个基本时钟调相电路级联而成；每个基本时钟调相电路由锁相环和若干个基本时钟相位延时电路级联而成；锁相环对时钟相位进行粗调，基本时钟相位延时电路对时钟相位进行细调；前一级基本时钟相位延时电路的输出作为后一级基本时钟相位延时电路的输入，最后一级的基本时钟相位延时电路的输出即为该时钟调相电路的输出。

3.根据权利要求1所述的基于时钟调相的串并转换电路，其特征在于：电路三所述的多级采样电路，多级采样电路中寄存器中的时钟与多级时钟调相电路中的调相时钟一一对应，在时钟上升沿，分别对输入的数字信号进行采样，从而实现数字信号的串并转换。

4.根据权利要求2所述的基于时钟调相的串并转换电路，其特征在于：所述时钟调相电路中的锁相环对时钟相位进行粗调，基本时钟相位延时电路由FPGA内部的查找表实现，可实现纳秒级的精确延时，从而实现对时钟的精细化相位调整。

5.根据权利要求2所述的基于时钟调相的串并转换电路，其特征在于：所述基本时钟相位调相电路由FPGA内部的查找表实现对时钟相位的精确调整；信号从查找表的输入到输出的延时为100ps，即通过一个或多个查找表，经过延时，即可完成对时钟相位的精确调整。

6.根据权利要求2所描述的基于时钟调相的串并转换电路，其特征在于：每个基本时钟调相电路中的锁相环电路及基本时钟相位延时电路的个数可以设置，即锁相环电路可以选择为使用或不使用，基本时钟相位延时电路的个数可以根据系统要求选择1~N个，N由实际电路资源决定。