[发明专利]一种FIR滤波器组及滤波方法

权利要求书

1.一种有限长单位冲激响应FIR滤波器组，其特征在于，所述FIR滤波器组包括相互耦接的控制电路和数据处理电路；所述数据处理电路包括数据流总线阵列、缓存资源池、算术逻辑单元ALU资源池、累加器资源池；所述控制电路包括：数据流控制器、缓存资源映射器、滤波系数存储器、ALU控制器、累加资源组织器和输出时序控制器；其中，

所述数据流总线阵列，用于从输入端口接收输入数据，从所述累加器资源池接收输出数据；以及，根据所述数据流控制器的控制将所述输入数据及所述输出数据传输至所述缓存资源池，或者根据所述输出时序控制器的控制将所述输出数据传输至输出端口；

所述缓存资源池，包括至少一个缓存资源块，用于根据所述数据流控制器的控制接收所述数据流总线阵列传输的数据，并通过所述数据流控制器根据滤波器阶数、个数和级联关系对所述数据流总线阵列传输的数据进行控制，形成待计算的滤波缓存；

所述ALU资源池包括至少一个ALU，用于根据所述缓存资源映射器、所述滤波系数存储器以及所述ALU控制器对所述待计算的滤波缓存进行乘加计算，并将乘加计算的计算结果通过所述累加资源组织器传输至所述累加器资源池；

所述累加器资源池包括至少一个累加器，每个累加器与所述ALU资源池中的ALU一一对应，用于通过所述累加资源组织器根据滤波资源分配情况对所述ALU进行乘加计算的计算结果进行相加，得到滤波结果；并将所述滤波结果传输至所述数据流总线阵列。

2.根据权利要求1所述的FIR滤波器组，其特征在于，所述数据流总线阵列中数据流总线的数据结构包括：数据、与数据对应的缓存资源块标识和用于表征数据为新数据的标识位。

3.根据权利要求1所述的FIR滤波器组，其特征在于，所述缓存资源池中每个缓存资源块均包括至少一个串联的寄存器组，一个缓存级联开关；所述每个缓存资源块的缓存级联开关包括三个输入端和一个输出端，其中，所述缓存级联开关的第一输入端与所述数据流总线阵列相连，所述缓存级联开关的第二输入端与前级缓存资源块的输出相连；所述缓存级联开关的第三输入端与所述数据流控制器相连；所述缓存级联开关的输出端与所述寄存器组的输入端相连。

4.根据权利要求3所述的FIR滤波器组，其特征在于，当所述数据流控制器控制所述缓存级联开关的第一输入端开通，第二输入端关闭时，所述缓存资源块的寄存器组的输入数据由所述数据流总线阵列提供；

当所述数据流控制器控制所述缓存级联开关的第一输入端关闭，第二输入端开通时，所述缓存资源块的寄存器组的输入数据由前级的缓存资源块提供。

5.根据权利要求1所述的FIR滤波器组，其特征在于，所述ALU资源池中的每个ALU均包括两个ALU缓存块，加法器、乘法器以及截位电路；其中，所述两个ALU缓存块分别对应于两个缓存资源块所输出的待运算的滤波缓存，所述每个ALU缓存块的大小与所述缓存资源块中寄存器组的大小相同。

6.根据权利要求5所述的FIR滤波器组，其特征在于，两个ALU缓存块分别连接在加法器的两个输入端口，通过所述ALU控制器将两个ALU缓存块的缓存数据送入所述加法器；

所述加法器输出端与所述乘法器相连，所述乘法器的另一输入端与所述滤波系数存储器相连，其中，所述滤波系数存储器中的系数通过软件初始化后，以预设的顺序输入所述乘法器进行滤波运算；

所述乘法器运算后的运算结果经过所述截位电路进行截位后送入所述累加资源池。

7.根据权利要求1所述的FIR滤波器组，其特征在于，所述累加器资源池中的每个累加器均包括一个加法器、截位器和一个缓存器；其中，所述加法器用于两个ALU数据的相加或自累加；所述累加资源组织器根据滤波资源分配情况对ALU进行乘加计算的计算结果通过所述加法器、所述截位器和所述缓存器进行相加，得到滤波结果。