[发明专利]一种FIR滤波器组及滤波方法

说明书

本发明实施例公开了一种FIR滤波器组及滤波方法，该FIR滤波器组包括相互耦接的控制电路和数据处理电路；所述数据处理电路包括数据流总线阵列、缓存资源池、算术逻辑单元ALU资源池、累加器资源池；所述控制电路包括：数据流控制器、缓存资源映射器、滤波系数存储器、ALU控制器、累加资源组织器和输出时序控制器。

技术领域

本发明涉及数字信号处理技术，尤其涉及一种有限长单位冲激响应(FIR，FiniteImpulse Response)滤波器组及滤波方法。

背景技术

近年来由于软件定义网络(SDN，Software Defined Network)、软件定义存储、软件定义云计算等软件定义概念的提出，使得对硬件产品的功能灵活性、易扩展性、可重构性需求日益增强。

FIR滤波器是数字信号处理系统中最基本的元件，在通信、图像处理、模式识别等领域都有着广泛的应用，例如，在无线通信系统中的数字上变频器(DUC，Digital UpConverter)和数字下变频器(DDC，Digital Down Converter)的链路中，包含有大量的FIR滤波器。

但是，目前在专用集成电路(ASIC，Application Specific Integrated Circuit)设计中，尽管出现了针对单个滤波器结构的可重构改进，但是，对于无法提供对于滤波器组的可重构能力；而且，目前所出现的通过修改滤波器间的连接关系来实现滤波器组的可重构方案，却又缺乏单个滤波器的可重构能力，资源利用率低。无法在多种制式的通信标准长期共存的情况下，实现可重构、可重用且灵活可配置。

发明内容

为解决上述技术问题，本发明实施例期望提供一种FIR滤波器组及滤波方法，实现滤波器组内部硬件资源可重构、可重用且灵活可配置，以及在合理的资源和速度的前提下能够满足不同的滤波组合。

本发明的技术方案是这样实现的：

第一方面，本发明实施例提供了FIR滤波器组，所述FIR滤波器组包括相互耦接的控制电路和数据处理电路；所述数据处理电路包括数据流总线阵列、缓存资源池、算术逻辑单元ALU资源池、累加器资源池；所述控制电路包括：数据流控制器、缓存资源映射器、滤波系数存储器、ALU控制器、累加资源组织器和输出时序控制器；其中，

所述数据流总线阵列，用于从输入端口接收输入数据，从所述累加器资源池接收输出数据；以及，根据所述数据流控制器的控制将所述输入数据及所述输出数据传输至所述缓存资源池，或者根据所述输出时序控制器的控制将所述输出数据传输至输出端口；

所述缓存资源池，包括至少一个缓存资源块，用于根据所述数据流控制器的控制接收所述数据流总线阵列传输的数据，并通过所述数据流控制器根据滤波器阶数、个数和级联关系对所述数据流总线阵列传输的数据进行控制，形成待计算的滤波缓存；

所述ALU资源池包括至少一个ALU，用于根据所述缓存资源映射器、所述滤波系数存储器以及所述ALU控制器对所述待计算的滤波缓存进行乘加计算，并将乘加计算的计算结果通过所述累加资源组织器传输至所述累加器资源池；

所述累加器资源池包括至少一个累加器，每个累加器与所述ALU资源池中的ALU一一对应，用于通过所述累加资源组织器根据滤波资源分配情况对所述ALU进行乘加计算的计算结果进行相加，得到滤波结果；并将所述滤波结果传输至所述数据流总线阵列。

在上述方案中，所述数据流总线阵列中数据流总线的数据结构包括：数据、与数据对应的缓存资源块标识和用于表征数据为新数据的标识位。