[发明专利]基于FPGA的集散控制系统中的主处理器及其控制方法

权利要求书

1.一种基于FPGA的集散控制系统中的主处理器，其特征在于，该主处理器包括：

用于接收数据的输入接口模块；

与所述输入接口模块连接的算法运算模块，所述算法运算模块可以对所述输入接口模块的数据进行并行处理；

将所述算法运算模块的计算结果输出至外部的输出接口模块；

其中，所述输入接口模块和所述输出接口模块中的数据都设置有数据信号值和数据有效位，并且算法运算模块可以基于所述数据有效位计算出数据信号值对应的算法长度；

所述主处理器还设置有对主处理器运算周期进行分频处理的分频模块，所述算法运算模块基于所述分频模块的时钟信号，对所述输入接口模块的输入参数进行逻辑运算，并且基于所述算法运算模块计算的并行处理数据中对应算法长度和分频模块的时钟信号，输出运算结果。

2.根据权利要求1所述的主处理器，其特征在于，所述输入接口模块可以接收I/O输入卡板的信号或网络输入卡板的信号；所述算法运算模块内部包含根据不同应用环境而组态的算法逻辑，算法逻辑由算法块组合而成，所述输出接口模块可以将运算结果输出至I/O输出卡板或网络输出卡板。

3.根据权利要求1所述的主处理器，其特征在于，所述分频模块对主处理器运算周期进行分频的周期为M，所述算法运算模块计算需要运算的最大算法长度为N，并且M＝N+1。

4.根据权利要求1所述的主处理器，其特征在于，所述输入接口模块接收的开关量信号用1个byte存储，其中所述1个byte中有1个bit存储所述数据有效位，1个bit存储所述开关量数据信号值；所述输入接口模块接收的模拟量信号用6个byte存储，其中，所述6个byte中有1个bit存储所述数据有效位，4个byte存储所述模拟量数据信号值。

5.根据权利要求1所述的主处理器，其特征在于，主处理器中的算法运算模块在所述分频模块的时钟信号下降沿时，通过OLK触发输出接口模块，输出运算结果，并通过RLK清除所有模块中数据有效位；等待下一个主处理器运算周期开始。

6.一种基于权利要求1所述的FPGA的集散控制系统中主处理器的控制方法，其特征在于，该方法包括：

一、接收设置有数据信号值和数据有效位的输入数据，并且所述输入数据为并行处理的数据；

二、对主处理器的运算周期进行分频处理，得到分频时钟信号；

三、根据所述分频时钟信号和数据有效位的时序，对所述输入数据进行逻辑运算；

四、将所述逻辑运算结果输出至主处理器的外部。

7.根据权利要求6所述的方法，其特征在于，步骤三中，对所述输入数据进行逻辑运算之前还需要清除所述数据有效位，保留所述数据信号值进行逻辑运算。

8.根据权利要求6所述的方法，其特征在于，对所述输入数据进行逻辑运算之前还需要通过所述数据有效位计算出每个运算算法在分频周期内的算法长度值；如果分频时钟信号的周期为M，所述运算算法中最大算法长度为N，则M＝N+1。

9.根据权利要求6所述的方法，其特征在于，步骤三具体的过程包括：1)、在算法运算模块中包含若干逻辑运算块，当逻辑运算块的输入数据有效位全为“1”，且分频时钟CLK信号处于上升沿时，输入数据进行一次逻辑运算，同时输出信号的有效值置“1”；2)、当输入信号有效位有任何一个为“0”时，不进行逻辑运算。