[发明专利]半导体封装件及其形成方法

说明书

提供了一种半导体器件和用于形成半导体器件的方法。该半导体器件包括具有邻近集成电路管芯的通孔的集成电路，其中，模塑料插入在集成电路管芯和通孔之间。通孔具有延伸穿过图案化层并且从图案化层突出以暴露出锥形的侧壁的突出件。本发明实施例涉及半导体封装件及其形成方法。

优先权声明和交叉引用

本申请是于2015年4月24日提交的名称为“Semiconductor Packages andMethods of Forming the Same”的共同拥有的美国专利申请第14/696,198号的部分连续申请。本申请也要求于2014年12月3日提交的名称为“Semiconductor Packages andMethods of Forming the Same”的美国临时专利申请第62/087,167号的优先权，其全部内容结合于此作为参考。

技术领域

本发明实施例涉及半导体封装件及其形成方法。

背景技术

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单个的管芯。然后，以多芯片模式或以其他封装类型来单独地封装单独的管芯。

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体产业已经经历了快速的发展。在很大程度上，集成度的这种提高源自于最小部件尺寸的不断减小(例如，将半导体工艺节点向着亚20nm节点减小)，这允许更多的组件集成在给定区域内。由于近来对小型化、更高的速度和更大的带宽以及较低的功耗和延迟的需求的产生，产生了对用于半导体管芯的更小和更富创造性的封装技术。

随着半导体技术的进一步发展，已经出现了堆叠式半导体器件(例如，三维集成电路(3DIC))，以作为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或更多的半导体晶圆可安装或堆叠在另一个的顶部上以进一步降低半导体器件的形状因数。叠层封装(POP)器件是一种3DIC，其中，封装管芯并且然后将管芯与其他封装的管芯或多个管芯封装在一起。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在载体衬底上形成第一层；在所述第一层中形成第一开口；沿着所述第一层的顶面、所述第一开口的侧壁和所述第一开口的底部形成一个或多个晶种层；在所述一个或多个晶种层上形成通孔，所述通孔延伸至所述第一开口内；在所述第一层上方放置半导体管芯；邻近所述通孔和所述半导体管芯的侧壁形成模塑料；去除所述载体衬底；去除所述一个或多个晶种层的至少部分以暴露出所述通孔的顶部；以及去除所述第一层的部分以暴露出所述通孔的侧壁的部分。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一介电层；在所述第一介电层上方形成一个或多个晶种层；在所述一个或多个晶种层上方形成通孔，所述一个或多个晶种层和所述通孔延伸穿过所述第一介电层；在所述第一介电层上方放置集成电路管芯；在所述集成电路管芯和所述通孔之间形成密封剂；去除所述衬底；以及去除所述一个或多个晶种层的部分和所述第一介电层的部分以暴露出所述通孔的侧壁的部分。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一介电层；集成电路，位于所述第一介电层上；通孔，围绕所述集成电路；以及密封剂，位于所述第一介电层上并且插入在所述集成电路和所述通孔之间；其中，所述通孔的部分从所述第一介电层突出。

附图说明