[发明专利]用于多核芯片的集成电路布局配线

权利要求书

1.一种电子装置，包括：

无沟道集成半导体电路裸片，所述无沟道集成半导体电路裸片没有将总芯片表面积的实质部分专用于互连线路，所述无沟道集成半导体电路裸片包括：

半导体衬底；

在所述衬底中和在所述衬底上形成的晶体管层；

在所述晶体管层上的多个金属层，所述多个金属层中的第一金属层通过所述多个金属层中的剩余金属层而与所述晶体管层间隔开；

在所述晶体管层中的多个逻辑单元，所述多个逻辑单元中的每个逻辑单元占用所述半导体衬底上的选定区域；

在所述第一金属层中形成的多条互连总线，所述互连总线将所述多个逻辑单元中的第一逻辑单元电耦合至所述多个逻辑单元中的第二逻辑单元；

在所述晶体管层中的缓冲器电路，所述缓冲器电路电连接至所述互连总线，所述缓冲器电路在操作中接收来自所述第一逻辑单元的第一信号并且输出第二信号至所述第二逻辑单元，所述缓冲器电路位于与所述多个逻辑单元中的第三逻辑单元相同的区域中，所述缓冲器电路与所述第三逻辑单元电隔离；以及

从第一互连总线、通过所述多个金属层中的剩余金属层延伸至所述缓冲器电路的多个导电过孔和触点。

2.如权利要求1所述的电子装置，其中，所述第一逻辑单元是微处理器并且所述第二逻辑单元是用于所述微处理器的支持部件。

3.如权利要求1所述的电子装置，其中，所述第三逻辑单元和第四逻辑单元被定位在所述第一逻辑单元和所述第二逻辑单元之间，并且所述互连总线从所述第一逻辑单元跨所述第三逻辑单元和所述第四逻辑单元延伸至所述第二逻辑单元。

4.根据权利要求1所述的电子装置，其中所述第一金属层是位于所述集成半导体电路裸片正下方的金属层。

5.根据权利要求1所述的电子装置，其中所述第一信号具有数据值和第一功率电平，并且所述第二信号具有所述数据值和大于所述第一功率电平的第二功率电平。

6.一种电子器件，包括：

半导体衬底；

多个集成电路部件，所述多个集成电路部件具有形成于所述半导体衬底内的多个晶体管，所述部件中的每一个部件都占用所述半导体衬底的表面上的总芯片面积的选定区域；

多条互连线路，所述多条互连线路提供所述多个集成电路部件之间的连接，所述互连线路基本上被包含在对应的集成电路部件的一个或多个顶部金属化层内并且相互抵靠，从而使得没有将所述总芯片表面积的实质部分专用于所述互连线路；以及

将所述集成电路部件耦接至所述互连线路的多个互连过孔和触点。

7.如权利要求6所述的电子器件，其中，所述器件是片上系统。

8.如权利要求6所述的电子器件，其中，所述集成电路部件包括以下各项中的一项或多项：微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥或外围逻辑块。

9.如权利要求6所述的电子器件，进一步包括被耦接至所述互连线路的多个缓冲器电路，每个缓冲器电路将从第一集成电路部件传输至第二集成电路部件的具有数据值的低强度信号作为输入，所述缓冲器电路输出具有基本上相同的数据值的高强度信号，所述缓冲器电路位于所述选定区域中的一个选定区域内。

10.如权利要求6所述的电子器件，进一步包括被耦接至所述互连线路的多个时钟缓冲器电路，每个时钟缓冲器电路将具有输入电压电平的数字时钟信号作为输入并且输出具有基本上等于所述输入电压电平的输出电压电平的延迟时钟信号，所述时钟缓冲器电路位于所述选定区域中的一个选定区域内。