[发明专利]用于多核芯片的集成电路布局配线

说明书

一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5‑10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。

技术领域

本披露涉及集成电路(IC)芯片架构和布局领域，并且更具体地涉及对互连线路和总线线路的高效布线。

背景技术

图1是多核计算机架构的一个示例的框图，其中，许多总线在常规的集成电路裸片10的多个分割区段之间承载数据。具体地，集成电路裸片10是包含具有晶体管的多个微电子部件以及形成在半导体衬底中的互连配线的片上系统(SOC)。这些微电子部件通常包括一个或多个微处理器14以及支持这些微处理器14的操作的多个支持部件12。例如，这些微处理器14可以包括中央处理单元(CPU)、图形处理器、数字信号处理器(DSP)、微控制器等。这些支持部件12可以包括集成电路裸片10上的许多类型的操作单元(包括存储器，其可以是RAM、ROM、EPROM、闪存、缓存等)中的任何一种。这些支持部件12还可以包括存储器交换接口、移位寄存器、加速器逻辑块、外围电路、算术逻辑单元(ALU)、显示器驱动器、电源、电压调节器、时钟电路、定时器以及集成电路裸片10适当地操作所需要的任何数量的存储器阵列或逻辑单元。SOC集成电路裸片可以用于建立例如多媒体内容接收器(如，线缆或卫星TV机顶盒；线缆和互联网调制解调器；无线路由器；膝上计算机；平板计算机；智能电话或其他电子硬件项)。

随着多核芯片架构的激增，对将所有这些不同的支持部件12和微处理器14相互互连在一起的许多配线层的需求大大激增。相应地，目前在集成电路裸片10上需要大量的总线16连同总线桥电路18以便适当地将所有的部件相互连接并确保适当的芯片操作。

互连线路(通常被称为总线16)提供了在这些各种支持部件12与微处理器14之间的连接。此外，总线桥电路18将总线相互联接。在集成电路裸片10上的任何部件都可以被耦接至该部件进行适当操作而需要的连接所针对的任何其他部件。

图2A展示了集成电路裸片10的现有示例性布局，该集成电路裸片是具有大约100-120mm²的裸片大小的片上系统(SOC)。在图2A中，与图1中所示出的结构类似的结构以相同的参考标号进行标记。图2A清楚地示出了集成电路裸片10的互连，该集成电路裸片具有通常属于如图1中所示出的类型的多核微处理器架构。具体来说，图2A中所示出的布局指示了多个微处理器14、支持部件12(包括存储器单元、多个ALU、DSP、总线桥电路以及其他支持部件12)相对于总线16的位置。针对这些各种部件的电路设计被组合在一起并组织为分离的单元或设计分区15并且被安排在集成电路裸片10上的方便位置处。设计分区15可以或可以不与这些各种微电子部件的物理边界相对齐。具体来说，图2A中所示出的芯片设计包括可以被认为是在每一个设计分区15内的分组的多个支持部件12以及微处理器14。

在图2A中，多个总线16使用多个沟道17来将这些各个部件相互连接。这些沟道17是在芯片上位于设计分区15之间的被特地留出以容纳这些总线16来在不同的部件之间路由信号和数据的开放空间区域。这些沟道17是在任何分区15之外为这些总线16内的多个电互连所预留出的选定面积，这些电互连提供用于对这些不同部件进行连接的接线的主通信干线。根据现有的架构，提供了穿过集成电路裸片10的各个部分而布线的多个沟道17，该多个沟道在图2A中可以被看作是沿着芯片的表面延伸以连接这些各个部件的多条电接线。

常规的芯片设计通常要求在多个主分区15与多个部件12之间的全部互连线路和总线16都在这些沟道17内延伸，从而抑制噪声并且提供对时钟信号的适当维护。具体地，在这些沟道17之下的硅衬底内提供多个放大器、中继站和时钟缓冲器电路以便维持一致的时钟信号并且在这些一致的时钟信号行进至集成电路裸片10内的不同部件时以适当的强度将它们提供给这些不同的部件。