[发明专利]立式III-V族锑化物半导体单晶薄膜的制备方法

说明书

一种立式III‑V族锑化物半导体单晶薄膜的制备方法，包括：步骤(a)：在半导体衬底上制备用于催化纳米线生长的多个金属催化剂颗粒；步骤(b)：在半导体衬底上利用金属催化剂颗粒催化生长III‑V族半导体纳米线，该金属催化剂颗粒位于III‑V族半导体纳米线的顶端；步骤(c)：在III‑V族半导体纳米线的轴向上外延立式III‑V族锑化物半导体单晶薄膜，完成制备。本发明很容易实现立式III‑V族锑化物半导体单晶薄膜的大批量生产，可以大大节约III‑V族锑化物半导体单晶薄膜的生产成本。

技术领域

本发明涉及半导体材料制备技术，主要是一种立式III-V族锑化物半导体单晶薄膜的制备方法。

背景技术

在过去的几十年中，以Si CMOS技术为基础的集成电路技术遵循“摩尔定律”通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本。集成电路的特征尺寸已由微米尺度缩小到纳米尺度。然而，随着集成电路技术发展到22纳米技术节点及以下时，Si集成电路技术在速度、功耗、集成度以及可靠性等方面受到一系列基本物理问题和工艺技术问题的限制，传统的Si CMOS技术采用“缩小尺寸”来制备更小、更快及更廉价的逻辑与存储器件已难以持续。因此，采用全新的材料体系来替代传统的Si材料是“后22纳米”CMOS时代的一种理想选择。

III-V族锑化物半导体(InSb、GaSb及AlSb等)是典型的高迁移率半导体材料。例如，InSb和GaSb分别具有III-V族半导体中最高的电子和空穴迁移率。它们在低场和强场下具有优异的电子输运性能，并且可以灵活地应用异质结能带工程和杂质工程同时对器件的性能进行裁剪，是新一代MOS器件的理想沟道材料。然而，由于III-V族锑化物半导体具有较大的晶格常数(0.61纳米家族)，因而与常用的GaAs及Si衬底之间具有较大的晶格失配，这会导致异质外延的III-V族锑化物材料中存在大量的失配位错和其它缺陷。这些位错缺陷会大大削弱器件的性能。因此，长期以来，高质量的III-V族锑化物半导体材料的制备是人们追求的目标。

为了解决此问题，人们通过在III-V族锑化物半导体与衬底之间插入相应的缓冲层，试图将失配位错和缺陷限制在缓冲层中，从而改善材料的晶体质量。然而，在组分连续渐变的缓冲层中，位错较容易沿着外延层向上延伸，甚至延伸至缓冲层表面，使得缓冲层表面不能形成完美的晶格结构，从而影响外延材料的晶体质量。此外，组分连续渐变的缓冲层中的组分变化速率不能太快，否则会引起晶格弛豫的不完全和晶格位错的增多，所以通常需要的缓冲层的厚度很厚，而缓冲层本身在光学及电学上没有特殊作用。因此，针对以上问题，有必要研究一种新的不依赖缓冲层技术的高质量III-V族锑化物半导体材料制备技术。

发明内容

本发明所要解决的技术问题是提供一种立式III-V族锑化物半导体单晶薄膜的制备方法。本发明利用一维的半导体纳米线作为基底，在半导体纳米线上外延单晶的锑化物薄膜。本发明制备的锑化物薄膜具有晶体质量高，尺寸可控性好且材料非常容易从衬底上剥离和转移，易于后续器件加工。此外，由于III-V族半导体纳米线的密度可控，因此，很容易实现立式III-V族锑化物半导体单晶薄膜的大批量生产，可以大大节约III-V族锑化物半导体单晶薄膜的生产成本。

本发明提供一种立式III-V族锑化物半导体单晶薄膜的制备方法，包括：

步骤(a)：在半导体衬底上制备用于催化纳米线生长的多个金属催化剂颗粒；

步骤(b)：在半导体衬底上利用金属催化剂颗粒催化生长III-V族半导体纳米线，该金属催化剂颗粒位于III-V族半导体纳米线的顶端；

步骤(c)：在III-V族半导体纳米线的轴向上外延立式III-V族锑化物半导体单晶薄膜，完成制备。