[发明专利]多处理器上电复位电路

说明书

本发明公开了一种多处理器上电复位电路，旨在提供一种既能保证多处理器运行的先后顺序，又能快速完成整个系统初始化的上电复位电路。本发明通过下述技术方案予以实现：以CPLD为核心电路核心器件连接电源监控复位芯片、主处理器和外设；CPLD的PROG管脚与电源监控复位芯片的复位输出信号管脚相连，CPLD任一输入管脚与FPGA的DONE管脚相连，CPLD任意七个输出管脚分别与主处理器和外设的复位管脚相连。上电后，电源监控复位芯片的复位输出信号复位CPLD；CPLD根据不同外设复位电平及脉冲持续时间的要求生成对应的复位脉冲信号复位外设；CPLD生成FPGA复位脉冲信号复位FPGA；CPLD检测到FPGA的DONE信号为高电平或者检测超时，生成DSP/GPP复位脉冲信号复位DSP/GPP。

技术领域

本发明涉及一种多处理器上电复位电路。

背景技术

现场可编程门阵列FPGA(Field Program Gate Array)器件具有丰富IO(输入输出)管脚,可方便连接各种外部设备；具备任务并行执行性,以及有软核、能进行二次开发等特点。数字信号处理器DSP(Digital Signal Processor)具有高效数据处理能力和方便灵活的调试开发环境等特点。通用处理器GPP(General Purpose Processor)能够有效支持这些非数字信号处理类的控制密集型应用。融合以上三者的特点,构建FPGA+DSP+GPP架构的多处理器数字系统在通信、雷达、声纳、遥感以及图像处理等信号信息处理领域得到了越来越广泛的应用。其中FPGA进行硬件扩展以实现系统控制和数据接口功能,DSP通过灵活的软件编程来适应处理问题的变化和算法的发展，GPP用于协议解析控制和信息融合。数字系统上电复位电路设计是系统设计中十分关键的环节，处理不当会产生亚稳压现象，影响系统的稳定性。现有上电复位电路为电源监控复位芯片复位CPLD，CPLD根据不同器件复位电平及脉冲持续时间的要求生成对应的复位脉冲信号。该电路会存在DSP/GPP执行系统初始化时，FPGA还未加载成功，导致配置FPGA寄存器失败，从而导致系统初始化失败。现有技术为了解决DSP/GPP执行FPGA寄存器系统初始化配置时，FPGA仍未加载成功的问题，基本上都是在DSP/GPP初始化时设置一个较长FPGA加载等待时间，以保证DSP/GPP在配置FPGA寄存器时，FPGA已经加载成功。该电路虽然可以解决DSP/GPP初始化配置FPGA寄存器时，FPGA还未加载成功的问题，但是由于在设置FPGA加载等待时间时需要考虑较大的冗余，因此，将会增加额外的系统启动时间。

发明内容

本发明针对DSP/GPP执行FPGA寄存器系统初始化配置时，FPGA仍未加载成功的问题，提供一种既能保证系统初始化的可靠性，又能减少上电启动时间的多处理器上电复位电路。

本发明的上述目的可以通过以下措施来达到：一种多处理器上电复位电路，包括：主处理器、外设、复杂可编程逻辑器件CPLD和电源监控复位芯片，其中，主处理器包括现场可编程门阵列FPGA、数字信号处理器DSP和通用处理器GPP，外设包括FPGA外挂的快闪存储器FLASH和双倍速率同步动态随机存储器DDR、DSP外挂的FLASH和DDR、GPP外挂的FLASH、DDR和以太网芯片PHY，其特征在于：以CPLD为核心电路核心器件连接电源监控复位芯片、主处理器和外设，CPLD的PROG管脚与电源监控复位芯片的复位输出信号管脚相连，CPLD任一输入管脚与FPGA的DONE管脚相连，CPLD任意七个输出管脚分别与主处理器和外设的复位管脚相连。上电后，电源监控复位芯片的复位输出信号复位CPLD；CPLD外设复位实现逻辑根据不同外设复位电平及脉冲持续时间的要求生成对应的复位脉冲信号复位外设；CPLD可编程门阵列复位实现逻辑根据FPGA复位电平及脉冲持续时间的要求生成FPGA复位脉冲信号复位FPGA；CPLD检测FPGA的DONE信号是否为高电平以判断FPGA是否加载成功；如果CPLD检测到FPGA的DONE信号为高电平或者检测超时，CPLD处理器复位实现逻辑根据DSP/GPP复位电平及脉冲持续时间的要求生成DSP/GPP复位脉冲信号复位DSP/GPP。

本发明相比于现有技术具有如下有益效果：