[发明专利]处理器及其高速缓存存储器和高速缓存存储器的操作方法有效

专利信息
申请号: 201510795138.X 申请日: 2015-11-18
公开(公告)号: CN105701031B 公开(公告)日: 2019-03-15
发明(设计)人: 道格拉斯·R·瑞德 申请(专利权)人: 上海兆芯集成电路有限公司
主分类号: G06F12/0862 分类号: G06F12/0862;G06F12/0893
代理公司: 上海波拓知识产权代理有限公司 31264 代理人: 杨波
地址: 201203 上海市浦东新*** 国省代码: 上海;31
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摘要:
搜索关键词: 取决于 模式 动态 配置 选择 分配 全部 或是 一个 相联 高速缓存 存储器
【说明书】:

一种高速缓存存储器具有一个2^N组的数组而每一组具有多个卷标且每一卷标为X比特以及2^W路。一个输入端接收一个为Q比特的内存地址[(Q‑1):0],其具有卷标内存地址[(Q‑1):(Q‑X)]以及索引内存地址[(Q‑X‑1):J]。Q是至少为(N+J+X‑1)的整数。组选取逻辑使用索引以及卷标的最低有效比特选取一个组,比较逻辑把卷标中除了最低有效比特之外的所有比特对照于所选取组中的每一卷标中除了最低有效比特之外的所有比特,并且若对照结果为匹配则标示为命中,若反之,则当操作在第一模式之下的时候分配逻辑分配至所选取组的任一2^W路,且当操作在第二模式之下的时候分配至所选取组的2^W路的一个子组。所述的子组由卷标的比特限定。

技术领域

发明是关于一种高速緩存存储器,特别是关于取决于模式而可动 态配置以选择一或多个组的多模式组相联高速緩存存储器。

背景技术

现今的处理器被要求执行的程序是处理具有广泛不同特性的数据 组(set)并且是以广泛而不同的方式来存取数据。数据组的特性以及存取 模式影响着处理器的高速缓存存储器的执行效率。执行效率主要是依照 命中比(hit ratio)来判断。

发明内容

本发明的一个目的在于提供一种高速缓存存储器,用于存储2^J字节的 高速缓存线,J为大于3的整数,所述高速缓存存储器包括:一数组,所述数 组为2^N组且每一组具有多个卷标,每一卷标为X比特,其中N以及X都 是大于5的整数,其中所述数组具有2^W路;一输入端,所述输入端接收Q 比特的内存地址,所述内存地址[(Q-1):0]具有:一卷标内存地址[(Q-1):(Q-X)]; 以及一索引内存地址[(Q-X-1):J];其中Q是至少为(N+J+X-1)的整数;以及一 组选取逻辑使用所述索引以及所述卷标的最低有效比特选取所述数组的其中 一组;一比较逻辑将卷标中除了最低有效比特之外的所有比特对照于所选取 的组中的每一卷标中除了最低有效比特之外的所有比特,并在对照结果为匹 配时标示为命中;以及一分配逻辑,当所述比较逻辑标示为不匹配:当操作 在一第一模式之下的时候分配至所选取的组的任一2^W路;以及当操作在一 第二模式之下的时候分配至所选取的组的2^W路的其中一子组,其中所述 2^W路的子组由所述卷标的一或多个比特限定。

本发明的另一个目的在于提供一种高速缓存存储器的操作方法,用于存储2^J字节的高速缓存线,J是大于3的整数,所述高速缓存存储器具有2^N 组的一数组,每一组具有多个卷标,每一卷标为X比特,N以及X都是大于 5的整数,所述高速缓存存储器的操作方法包括:接收一Q比特内存地址 [(Q-1):0],其包含:一卷标内存地址[(Q-1):(Q-X)];以及一索引内存地址 [(Q-X-1):J];其中Q是至少为(N+J+X-1)的整数;以及使用所述索引以及所述卷标的最低有效比特选取所述数组的其中一组;将所述卷标除了最低有效比特之外的所有比特对照于所选取的一组中的每一卷标除了最低有效比特之外的所有比特并且在对照结果为匹配的时候标示为命中;以及在对照结果为不匹配的时候:分配至所选取的一组的2^W路的其中之一,当操作在一第一模式之下的时候;以及 分配至所选取的一组的2^W路的其中一子组,当操作在一第二模式之下的时候,其中所述2^W路的子组是由所述卷标的一或多个比特限定。

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