[发明专利]降低功放记忆效应的电路、功放输出电路及功放

说明书

本发明实施例提供一种降低功放记忆效应的电路、功放输出电路及功放，能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。该降低功放记忆效应的电路包括第一微带线、第二微带线、第一电容以及第二电容；其中，第一微带线的一端与第二微带线的一端连接，第一电容的一端与第一微带线的一端连接，第一电容的另一端接地，第二电容的一端与第二微带线的另一端连接，第二电容的另一端接地，第一电容对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容对功放的包络阻抗呈短路状态。

技术领域

本发明涉及通信技术领域，尤其涉及一种降低功放记忆效应的电路、功放输出电路及功放。

背景技术

在无线通信设备中，作为核心部件的射频功率放大器(以下简称功放)尤为重要。在功放的实际应用中，功放的记忆效应是影响功放性能的一个重要因素，而功放的记忆效应又是与功放的视频带宽(英文：video bandwidth，缩写：VBW)息息相关的，例如当需要功放输出的射频信号的瞬时带宽比较宽时，通常需要通过提升VBW来降低功放的记忆效应。从频域角度，功放的记忆效应被定义为功放的幅度和相位特性随着输入信号包络频率的变化而变化的现象。功放的记忆效应通常分为两类，一类是电记忆效应，与功放的器件和电路设计有关；另一类是热记忆效应，因电热耦合引起，与功放的器件有关。由于功放的热记忆效应在功放的器件出厂前已经经过器件厂商的优化，因此在实际设计功放电路时所优化的记忆效应通常是指功放的电记忆效应，例如可以通过改进功放的电路设计减小功放的电记忆效应。

目前，一种降低功放记忆效应的电路结构如图1所示，在图1中，通过在功放输出电路中，为功放匹配子电路设置馈电电路，可以降低功放输出电路的包络阻抗，即降低功放的包络阻抗，从而可以提升功放的VBW，降低功放的记忆效应。其中，功放的包络阻抗的变化或其大小在可接受范围内时，对应的功放的带宽称为VBW。在图1中，为了保证在降低功放记忆效应的同时，对功放的基波阻抗基本没有影响(即馈电电路的基波阻抗等效为开路)，通常会将微带线1的长度设置为0.25*λg0，其中，λg0为功放的中心频率的波导波长；根据电路理论，由于微带线的长度为0.25*λg0会导致基波阻抗具有变换性，因此需要将A点设置为短路状态(也可以理解为电容C对基波阻抗呈短路状态)，这样B点会变换为开路状态，从而基本不会影响基波阻抗。

然而，上述如图1所示的电路结构，虽然可以降低功放的记忆效应，同时保证功放的基波阻抗基本不受影响，但是对于谐波阻抗，例如二次谐波阻抗，微带线1的长度为0.5*λg1，其中，λg1＝0.5*λg0；根据电路理论，由于微带线的长度为0.5*λg1会导致谐波阻抗具有周期性，因此当A点为短路状态时，B点仍然为短路状态。所以该电路无法对功放的谐波阻抗进行控制，从而无法使得功放的谐波阻抗处于最优范围。

发明内容

本发明的实施例提供一种降低功放记忆效应的电路、功放输出电路及功放，能够在降低功放记忆效应的同时，控制功放的谐波阻抗处于最优范围。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明实施例提供一种降低功放记忆效应的电路，该电路应用于功放，该电路包括第一微带线、第二微带线、第一电容以及第二电容；其中，第一微带线的一端与第二微带线的一端连接，第一电容的一端与第一微带线的一端连接，第一电容的另一端接地，第二电容的一端与第二微带线的另一端连接，第二电容的另一端接地，第一电容对功放的基波阻抗和功放的包络阻抗呈开路状态，第二电容对功放的包络阻抗呈短路状态。