[发明专利]具有掺杂的外延区域的半导体器件及其制造方法

说明书

本发明涉及一种具有掺杂的外延区域的半导体器件及其制造方法。本发明的实施例描述了半导体器件上的外延区域。在一个实施例中，通过循环的沉积‑蚀刻工艺来在衬底上沉积所述外延区域。用外延帽层来回填在循环的沉积‑蚀刻工艺期间在间隔体下方产生的空腔。所述外延区域和外延帽层改善了沟道区域的电子迁移率，减小了短沟道效应并降低了寄生电阻。

本申请为分案申请，其原申请是于2012年6月21日(国际申请日为2010年11月29日)向中国专利局提交的专利申请，申请号为201080058687.4，发明名称为“具有掺杂的外延区域的半导体器件及其制造方法”。

技术领域

本发明涉及半导体处理领域，并且更具体地，涉及具有掺杂的外延区域的半导体器件及其制造方法。

背景技术

提高半导体器件、特别是晶体管的性能，始终是半导体工业中的主要考虑。例如，在金属氧化物半导体场效应晶体管(MOSFET)的设计和制造期间，共同的目标总是增加沟道区域的电子迁移率并减小寄生电阻以改善器件性能。

例如，改善器件性能的其它方法包括：通过对源极/漏极区域与沟道区域之间的区域进行掺杂来减小MOSFET的整体电阻，该区域被称为MOSFET的“尖端(tip)”或源极/漏极扩展区域。例如，将掺杂剂注入到源极/漏极区域中，并且退火步骤使掺杂剂向沟道区域扩散。但是，存在控制掺杂剂浓度和位置方面的限制。此外，注入和掺杂方法没有解决在尖端区域处的横向底切或寄生电阻的问题。

附图说明

图1是示出根据本发明的一个实施例的半导体器件的截面图。

图2是示出根据本发明的另一实施例的半导体器件的截面图。

图3是示出根据本发明的另一实施例的半导体器件的截面图。

图4是示出根据本发明的另一实施例的半导体器件的透视图。

图5A-5F是示出制造图1中所示的半导体器件的方法的截面图。

图6A-6F是示出制造图2中所示的半导体器件的方法的截面图。

图7A-7C是示出制造图3中所示的半导体器件的方法的截面图。

图8A-8I是示出制造图4中所示的半导体器件的方法的透视图。

图9-15是图8E-8I中所示的半导体器件的截面图。

图8E’是示出图8E中所示的半导体器件的替代实施例的透视图。

图9’是示出图9中所示的半导体器件的替代实施例的透视图。

具体实施方式

描述了具有掺杂的外延区域的半导体器件及其制造方法。在以下描述中，为了提供对本发明的全面理解，阐述了大量具体细节。在其它实例中，为了避免不必要地使本发明难以理解，没有特别详细地描述公知的半导体处理技术和特征。

本发明的实施例描述了在半导体器件上形成外延区域的方法。在一个实施例中，外延区域是通过循环沉积-蚀刻工艺而沉积的原位碳和磷掺杂的硅(Si_y(C,P)_1-y)区域。由非常高掺杂磷的硅(Si_yP_1-y)外延帽层，来回填循环沉积-蚀刻工艺期间在间隔体下方产生的空腔。归因于由(Si_yP_1-y)外延帽层中非常高的磷掺杂提供的沟道区域处的增大的电子迁移率、减小的短沟道效应(归因于碳抑制了磷扩散)以及减小的寄生电阻的组合效应，在自对准的外延尖端(置位)(Epi Tip(SET))结构中的外延区域和帽层叠层的制造提供了显著的晶体管性能增益。