[发明专利]用于在多芯片封装体中测试辅助部件的方法和装置

说明书

在减少所需的测试引脚数的同时提供了用于测试多芯片封装体的方式。该多芯片封装体可以包括耦合至多个子部件的一个主裸片。在测试过程中，在其他子部件保持空闲时该多个子部件中的一个子部件可以被选择以用于测试。该多个子部件可以通过一个共享路径接收多个测试信号。在将未选择的该多个部件置于三态模式时多个专用的选择引脚可以用于激活所选择的该子部件。也能够通过直接使用该主裸片来控制测试过程中该多个子部件的选择。若期望的话，可以从该主裸片借用该主裸片的多个通用输入‑输出(GPTO)引脚以便在测试过程中向所选择的该子部件传递多个测试信号。若期望的话，复用电路在测试过程中也可以用于选择性地将多个信号路由到该多个子部件。

本申请要求2015年7月21日提交的美国专利申请号14/805,312以及2014年12月3日提交的美国临时专利申请号62/087,140的优先权，所述专利申请特此通过引用以其全文结合在此。

技术领域

本申请总体上涉及集成电路封装体，并且更具体地涉及测试具有多个集成电路裸片的集成电路封装体的方法。

背景技术

集成电路封装体典型地包括一个集成电路裸片以及一个衬底，该衬底上安装有该裸片。该裸片通常通过键合接线或者焊料凸块耦合至该衬底。然后来自该集成电路裸片的信号通过该键合接线或者焊料凸点行进到该衬底。

由于集成电路技术的规模向更小的设备尺寸调整，因此设备性能继续以增加的功率消耗为代价来得到提升。为了减少功率消耗，可以将超过一个裸片放置在单个集成电路封装体(例如多芯片封装体)内。由于不同类型的设备面向不同类型的应用，因此在一些系统中可能需要更多的裸片以便满足高性能应用的需求。因而，为了得到更好的性能以及更高的密度，集成电路封装体可包括沿相同的平面横向安排地多个裸片或者可包括在彼此顶部上堆叠的多个裸片。

多芯片封装体能够包括安装在中介层(interposer)上的多个裸片。在一些安排中，主集成电路处理器可以通过中介层耦合至多个存储器集成电路芯片。通常，可能期望的是在正常操作之前测试和调试存储器芯片。在存储器芯片支持高带宽通信的情景下，必须被外键合(bond out)以用于测试和调试的外部引脚的数量能够是巨大的，并且能够乘以被包括在多芯片封装体内的存储器芯片的数量，这能够严重限制在正常操作过程中主处理器可用的通用输入-输出(GPIO)引脚的数量。

在这种背景下，产生了在此描述的实施例。

发明内容

根据一个实施例，提供了一种多芯片封装体，该多芯片封装体包括一个集成电路、耦合至该集成电路的多个辅助集成电路(IC)部件以及一个测试输入-输出(IO)引脚，该测试输入-输出引脚耦合至该辅助集成电路部件中的至少两个辅助集成电路部件并且用于在测试过程中向该至少两个辅助集成电路部件传递多个测试信号。在某些安排中，该多芯片封装体也可以包括一个中介层，其上安装有该集成电路以及该多个辅助集成电路部件。

在一个合适的安排中，多芯片封装体也可以包括多个专用测试引脚，其中的每一个专用测试引脚耦合至多个辅助集成电路部件的对应一个并且向其传递一个相应的选择信号，以便将该多个辅助集成电路部件中的每一个辅助集成电路部件置于活动测试模式和三态模式中的所选择的一个模式。

在另一个合适的安排中，测试IO引脚可以是集成电路的通用输入-输出(GPIO)引脚。可从集成电路借用该GPIO引脚从而使得测试信号在测试过程中可以通过GPIO引脚被传递到辅助部件。可以在测试后将GPIO引脚返回至集成电路从而使得活动用户数据信号在多芯片封装体的正常操作过程中被传递到集成电路。在某些实施例中，辅助集成电路部件的第一部分可以耦合至集成电路的第一组GPIO引脚，而不同于第一部分的辅助集成电路部件的第二部分可以耦合至集成电路的第二组GPIO引脚，该第二组不同于该第一组。