[发明专利]数字倍频电路及修正时钟占空比的方法

说明书

本发明公开了数字倍频电路及修正时钟占空比的方法，数字倍频电路，包括延迟电路、边沿检测对齐电路、占空比修正电路、复位信号生成电路和时钟产生电路；其特征在于：延迟电路包括第一延迟序列、第二延迟序列、第三延迟序列和第四延迟序列，每个延迟序列均受边沿对齐电路输出的同一个延迟控制参数的控制；边沿检测对齐电路接收第四延迟序列输出的信号，同时接收与基准时钟同相位的信号，并将二个信号进行相位比较，输出延迟控制参数到四个延迟序列；占空比修正电路接收时钟产生电路输出的时钟信号，同时接收第一延迟序列输出的信号，生成倍频时钟信号；本发明电路稳定可靠，具有面积小，可移植性好等优点，可广泛应用在通讯等领域。

技术领域

本发明涉及倍频电路，具体涉及数字倍频电路及修正时钟占空比的方法。

背景技术

结构简单具有面积优势，高准确度的数字倍频电路在数字电路中，应用非常普遍。在一些通信器件中，如RFID、手持移动终端，对小面积、低功耗、低温度灵敏度的数字倍频器提出了需求。

传统的倍频电路通常使用锁相环提供，然而在系统没有采用锁相环的场合，单独为电路提供一个倍频时钟而引入锁相环，显然会增大面积成本。而在纯数字电路应用场合，这显然也会增加系统的复杂度。

采用反向器对的基本延迟单元，可以在不影响时钟波形的情况下对其进行平移，误差仅仅受到器件延时精度的限制。但对于占空比非50％的输入时钟，则需要进行特殊处理，否则输出倍频时钟将会表现出明显的抖动。

发明内容

本发明所要解决的技术问题是提供数字倍频电路及数字倍频电路修正时钟占空比的方法，保证输入基准时钟占空比不为50％的情况下，产生无明显抖动的倍频时钟。

为了解决上述技术问题，本发明的第一个技术方案是：一种数字倍频电路，包括延迟电路、边沿检测对齐电路、占空比修正电路、复位信号生成电路和时钟产生电路；其特点是：

延迟电路包括第一延迟序列、第二延迟序列、第三延迟序列和第四延迟序列，每个延迟序列均受边沿检测对齐电路输出的同一个延迟控制参数的控制；以保证每个延迟序列均延迟相同的相位。

时钟产生电路接收外部输入时钟信号，产生与外部输入时钟信号同频率的基准时钟信号，输出到第一延迟序列、边沿检测对齐电路和占空比修正电路；并且时钟产生电路还接收复位信号生成电路输出的复位信号，以调整基准时钟信号的占空比；

第一延迟序列接收时钟产生电路输出的基准时钟信号，对收到的信号延迟设定周期后输出到第二延迟序列和占空比修正电路；

第二延迟序列接收第一延迟序列输出的信号，对收到的信号延迟设定周期后输出到第三延迟序列和复位信号生成电路；

第三延迟序列接收第二延迟序列输出的信号，对收到的信号延迟设定周期后输出到第四延迟序列；

第四延迟序列接收第三延迟序列输出的信号，对收到的信号延迟设定时间后输出到边沿检测对齐电路；当第二延迟序列输出的信号比基准时钟信号延迟半个周期时，第四延迟序列输出的信号比基准时钟信号延迟一个周期；

边沿检测对齐电路接收第四延迟序列输出的信号，同时接收时钟产生电路输出的基准时钟信号，将这二个信号进行相位比较，输出延迟控制参数到四个延迟序列；

复位信号生成电路接收第二延迟序列输出的信号，生成复位信号输出到时钟产生电路；以对时钟产生电路输出的时钟信号进行修正，当第二延迟序列输出的信号比基准时钟信号延迟半个周期时，产生的复位信号使时钟产生电路输出占空比为50％的时钟信号；

占空比修正电路接收时钟产生电路输出的时钟信号，同时接收第一延迟序列输出的信号，进行处理后，输出倍频时钟信号，以防止输出时钟抖动。