[发明专利]基于ZYNQ的AXIS-FIFO桥电路及利用该电路进行数据传输的方法

权利要求书

1.一种基于ZYNQ的AXIS-FIFO桥电路，其特征在于，包括 ZYNQ处理器、DDR2芯片、DMA控制器和AXIS-FIFO桥电路；

所述ZYNQ处理器包括ARM处理系统和AXI接口控制器，连 接DDR2芯片和DMA控制器，用于控制DMA控制器和DDR2芯片 进行数据存取交互；

所述DDR2芯片连接ZYNQ处理器，用于完成与ZYNQ处理器 的数据交互；

所述DMA控制器连接ZYNQ处理器和AXIS-FIFO桥电路，通 过AXI_1ITE接口接收ZYNQ处理器的命令，通过AXI接口完成与 ZYNQ处理器的数据交互，通过AXIS接口完成与AXIS-FIFO桥电 路的数据交互；

所述AXIS-FIFO桥电路连接DMA控制器的IP与FIFO接口的 用户IP，用于完成AXIS与FIFO接口协议转换。

2.如权利要求1所述的电路，其特征在于，所述AXIS-FIFO桥 电路包括AXIS2FIFO单元和FIFO2AXIS单元；

所述AXIS2FIFO单元与DMA控制器的接口信号为MemoryMap 到Stream方向的AXIS协议信号，包括tdata、tvalid和tready信号， FIFO2AXIS单元与DMA控制器的接口信号为Stream到MemoryMap 到方向的AXIS协议信号，包括tdata、tvalid和tready信号；AXIS 协议信号的控制机制为当有数据可供读或写时，置tvalid有效指示有 效的tdata可读或写，通过对面通信方控制tready的有效与否来执行 有效的读写操作；

所述AXIS2FIFO单元由AXIS2FIFO转换单元和StandardFIFO 构成，所述AXIS2FIFO转换单元用于完成ZYNQ处理器MemoryMap 到DMA控制器与FIFO2AXIS转换单元的连接端口即用户Stream端 的AXIS接口协议tready信号与FIFO接口协议almostfull信号之间的 转换、AXIS接口协议tvalid信号逻辑与tready信号后输出的信号与 FIFO接口协议wr_en信号之间的转换，以及AXIS接口协议tdata与 FIFO接口协议din信号的转换；

所述FIFO2AXIS单元由FWFTFIFO和FIFO2AXIS转换单元构 成，所述FWFTFIFO用于完成零延迟FIFO数据读取功能，所述 FIFO2AXIS转换单元用于完成用户Stream到ZYNQ处理器 MemoryMap端的AXIS接口协议tvalid信号与FIFO接口协议empty 信号之间的转换、AXIS接口协议tvalid信号逻辑与tready信号后输 出的信号与FIFO接口协议rd_en信号之间的转换，以及AXIS接口 协议tdata与FIFO接口协议dout信号之间的转换。

3.如权利要求1或2所述的电路，其特征在于，所述电路还包 括用户IP，连接AXIS-FIFO桥电路，分别通过StandardFIFO读接口 完成读FIFO操作和通过FWFTFIFO写接口负责完成写FIFO操作。

4.一种利用权利要求3所述的电路进行数据传输的方法，其特 征在于，数据发送过程包括以下步骤：

A1、ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打 开DMA控制器发送使能，配置DMA控制器读DDR2地址，配置 DMA控制器读取长度；

A2、ZYNQ处理器从DDR2芯片读取数据传递至DMA控制器 端；

A3、DMA控制器根据AXIS-FIFO桥电路的FIFO写状态通过 AXIS2FIFO转换单元将数据写入StandardFIFO中；

A4、用户IP根据FIFO读状态读取FIFO数据完成数据传输并进 行数据处理；

数据接收过程包括以下步骤：

BI、ZYNQ处理器通过配置DMA寄存器控制DMA控制器，打 开DMA控制器接收使能，配置DMA控制器写DDR2地址，配置 DMA控制器写入长度；

B2、用户IP根据FIFO写状态将处理数据写入FWFTFIFO；

B3、DMA控制器根据AXIS-FIFO桥电路的FIFO读状态通过 FIFO2AXIS转换单元读取FIFO数据。

B4、ZYNQ处理器将DMA控制器端数据写入DDR2芯片。