[发明专利]集成电路封装结构及其生产工艺

说明书

技术领域

本发明属于集成电路封装技术领域，更具体的说，涉及一种基于键合线连接的免 贴膜、免电镀的生产工艺。

背景技术

集成电路扁平无引脚封装（QFN/DFN），在近几年随着通讯设备(如基站、交换机)、 智能手机、便携式设备(如平板电脑)、可穿戴设备(如智能手表、智能眼镜、智能手环等)的 普及而迅速发展，特别适用于有高频、高带宽、低噪声、高导热、小体积、高速度等电性需求 的大规模集成电路的封装。集成电路扁平无引脚封装(QFN/DFN)有效地利用了引线脚的封 装空间，从而大幅度地提高了封装效率。该封装由于引线短小、塑封体尺寸小、封装体薄，可 以使CPU体积缩小30%-50%，同时具有良好的散热性能。传统的QFN/DFN工艺流程为：框架镀 银→晶圆减薄→划片→上芯→做金属凸点→压焊→塑封→腐蚀框架→电镀→切割→包装。 传统的集成电路扁平无引脚封装封装（QFN/DFN）主要存在以下不足：一是设计及制作周期 长，成本比较高；二是凸点的排布以及I/O的密集程度受到框架设计及框架制造工艺的限 制；三是框架在腐蚀变薄后，在模具内有滑动的风险，封装可靠性得不到保障；四是传统的 QFN/DFN产品厚度仍然比较大，无法满足当前的便携式设备对小体积、高密度封装的需求。

发明内容

为了克服传统QFN工艺存在QFN/DFN产品厚度仍然比较大，无法满足当前的便携式 设备对小体积、高密度封装的需求的不足，本发明提供了一种基于键合线连接的免贴膜、免 电镀的集成电路封装结构及其生产工艺

为实现以上技术目的，本发明的技术方案是：

集成电路封装结构，包括有镀银层，所述镀银层为相互独立的镀银层段，还包括有设于 部分镀银层段上的芯片，各部分镀银层段通过键合线连接，所述芯片、镀银层、镀镍钯金层 和键合线外周设有塑封体，芯片、镀银层、镀镍钯金层和键合线构成了芯片的电源和信号通 道。

集成电路封装的生产工艺，包括有如下步骤

a.在引线框架上镀镍钯金

b.生长倒角镀银层，通过腐蚀，使镀镍钯金层之上的镀银层形成倒角凹槽

c.晶圆减薄；

d.划片；

e.将芯片放置于引线框架上；

f.在引线框架上设置有金属凸点；

g.对键合线进行压焊；

h.将述芯片、镀银层、镀镍钯金层和键合线塑封于塑封体中；

并对塑封完成后的产品进行腐蚀框架、切割及包装。

本发明的技术效果是：做金属凸点的流程可省略，明通过电镀银之后在植有的金 属凸点上直接压焊，也可通过电镀银后直接打线的方法实现与外部电路的连通。引线框架 图形的设计在框架制作时期就可以完成，缩短了制作周期，更好地实现芯片与载体的互联， 使I/O更加密集，成本更低。同时，在镀镍钯金层上有一层倒角镀银层，塑封之后形成有效 的防拖拉结构，极大地降低了框架在腐蚀变薄后，在模具内滑动的风险，同时降低了塑封料 压力，增加了塑封料与金属框架的接合面积，封装可靠性大幅提升。本发明采用普通框架即 可进行产品制作流程，无需过多加工框架载体，缩短设计周期，降低成本。镀镍钯金层厚度 仅1um，大大降低了QFN/DFN封装产品的厚度(可控制在0.35mm以内)，而传统的QFN/DFN封装 体厚度在0.7mm以上。本发明提供的技术可使封装体厚度减小100%。本发明通过电镀银之后 在植有的金属凸点上直接压焊，也可通过电镀银后直接打线的方法实现与外部电路的连 通。在镀镍钯金层上有一层倒角镀银层，塑封之后形成有效的防拖拉结构，极大地降低了框 架在腐蚀变薄后，在模具内滑动的风险；同时，降低了塑封料压力，增加了塑封料与金属框 架的接合面积，封装可靠性大幅提升。本发明提供的封装件将镀镍钯金层作为与外部电路 的信号连接通道，相当于普通封装的“管脚”，可以省去电镀环节。传统的QFN/DFN框架，为了 防止塑封时发生“溢胶”，要在框架背面贴有一层膜；而本发明由于框架上面镀了一层镍钯 金，可以起到隔离塑封料的作用，塑封后腐蚀掉框架，同样可以起到防止“溢胶”的作用，这 样就可以省去框架厂商“贴膜”的过程。由于本发明提供的封装件可以免电镀、免贴膜，生产 成本可以大幅降低，产品更有竞争力。

附图说明

图1为引线框架剖面图；

图2为引线框架镀镍钯金后剖面图；

图3为引线框架的镀镍钯金层上镀银并腐蚀出倒角后的剖面图；