[发明专利]一种双口RAM的访问方法及装置

说明书

本发明涉及一种双口RAM的访问方法及装置，所述方法包括如下步骤：步骤1)：当双口RAM两侧的主处理器和协处理器在同一时间间隔内发出访问相同RAM地址的命令时，进行冲突监测；步骤2)：冲突监测模块产生BUSY信号，BUSY信号经过逻辑转换模块转换后，输出应答信号给迟滞处理器，使迟滞处理器的总线周期延长；所述迟滞处理器是指在主处理器和协处理器中，在同一时间间隔访问双口RAM相对滞后的处理器；本发明提供的一种带自适应节省了系统开销，响应时间短。

技术领域

本发明涉及数据端口设计领域，尤其涉及一种带自适应避让机制的抢占式访问双口RAM的方法。

背景技术

在现代工业控制系统中，由于对系统的功能和性能要求越来越高，一般都采用高性能的处理器来实现控制功能，并将这些智能设备联网组成分布式系统，双口RAM作为共享存储器。尤其是在综合任务处理机等技术领域，两个处理器之间通过双口RAM交换数据是常见的数据接口方式。一般双口RAM都提供了两个完全独立的端口，每个端口都有自己的控制线、地址线和数据线，两侧处理器同时访问双口RAM时，即当两个处理器同时向同一个地址单元写入数据、或者两个CPU同时对同一个地址单元操作(一个写入数据，一个读出数据)时，会造成冲突，导致读写数据错误，这是双口RAM读写控制方案设计时的常见问题。现有控制发难都是围绕如何避免冲突而设计，需要在软件层面通过复杂的信号量传递机制和握手机制解决，任何一侧在访问前都需查询总线状态，这产生了额外的系统开销，且需占用宝贵的处理器中断资源。

发明内容

本发明的目的是提供一种带自适应避让机制的抢占式访问双口RAM的方法，用以解决现有避让冲突、避免读写失败的技术方案中，额外的系统开销大的技术问题。

为实现上述目的，本发明的方案包括：

一种双口RAM的访问方法，包括如下步骤：

步骤1)：当双口RAM两侧的主处理器和协处理器在同一时间间隔内发出访问相同RAM地址的命令时，进行冲突监测；

步骤2)：冲突监测模块产生BUSY信号，BUSY信号经过逻辑转换模块转换后，输出应答信号给迟滞处理器，使迟滞处理器的总线周期延长；所述迟滞处理器是指在主处理器和协处理器中，在同一时间间隔访问双口RAM相对滞后的处理器；

进一步的，所述步骤2)中BUSY信号经过逻辑转换模块进行的逻辑转换的设计方法为：逻辑转换模块内置计数器，设置BUSYL信号为计数器清零信号，当计数器计数溢出时，使ACK_L信号有效。

进一步的，所述步骤2)中BUSY信号经过逻辑转换模块进行的逻辑转换的设计方法为：逻辑转换模块内置计数器，设置BUSYR信号为计数器清零信号，当计数器计数溢出时，使ACK_R信号有效。

进一步的，主处理器和协处理器没有在同一时间间隔内访问相同双口RAM时，BUSYR信号和BUSYL无效，两个处理器的总线周期不变，维持其默认值。

一种双口RAM的访问装置，包括如下模块：

模块1)：用于当双口RAM两侧的主处理器和协处理器在同一时间间隔内发出访问相同RAM地址的命令时，进行冲突监测；

模块2)：用于冲突监测模块产生BUSY信号，BUSY信号经过逻辑转换模块转换后，输出应答信号给迟滞处理器，使迟滞处理器的总线周期延长；所述迟滞处理器是指在主处理器和协处理器中，在同一时间间隔访问双口RAM相对滞后的处理器；

进一步的，所述模块2)中BUSY信号经过逻辑转换模块进行的逻辑转换的设计方法为：逻辑转换模块内置计数器，设置BUSYL信号为计数器清零信号，当计数器计数溢出时，ACK_L信号有效。