[发明专利]电平移位电路和电源装置

说明书

本发明公开一种电平移位电路，包括下拉单元、第一上拉单元和第二上拉单元；第一上拉单元和第二上拉单元均与下拉单元连接；第一上拉单元和第二上拉单元并联；第一上拉单元对电平的上拉能力强于第二上拉单元对电平的上拉能力；下拉单元接收到外界电平信号，向第一上拉单元和第二上拉单元输出低电平信号；第一上拉单元或第二上拉单元将低电平信号上拉为高电平信号输出，并由第二上拉单元对高电平信号进行保持；外界电平信号翻转时，下拉单元将由第二上拉单元保持的高电平信号下拉为低电平信号输出。上述电平移位电路具有较快的电平翻转速度。本发明还公开一种电源装置。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种电平移位电路和电源装置。

背景技术

在定制集成电路的设计里，常常涉及到各个不同电源域的模块电路。电平移位电路被广泛应用在低电源电压域(VDDL)和高电源电压域(VDDH)之间的连接组件中。尤其在一些数模混合电路中，对数字域VDDL的需求越低越好，而传统的电平移位电路往往对承受较低的VDDL比较困难，输出电平翻转的跟随比较慢。

发明内容

基于此，有必要提供一种输出电平翻转较快的电平移位电路和电源装置。

一种电平移位电路，包括下拉单元、第一上拉单元和第二上拉单元；所述第一上拉单元和所述第二上拉单元均与所述下拉单元连接；所述第一上拉单元和所述第二上拉单元并联；所述第一上拉单元对电平的上拉能力强于所述第二上拉单元对电平的上拉能力；

所述下拉单元接收到外界电平信号，并向所述第一上拉单元和所述第二上拉单元输出低电平信号；所述第一上拉单元或所述第二上拉单元将所述低电平信号上拉为高电平信号输出，并由所述第二上拉单元对所述高电平信号进行保持；所述外界电平信号翻转时，所述下拉单元将由所述第二上拉单元保持的所述高电平信号下拉为低电平信号输出。

在其中一个实施例中，所述下拉单元包括第一NMOS管、第二NMOS管和第一反相器；所述第一上拉单元包括第一PMOS管至第四PMOS管；所述第二上拉单元包括第五PMOS管和第六PMOS管；

所述第一PMOS管和所述第二PMOS管串联，所述第一PMOS管的源极连接高电源电压域，栅极与所述第二NMOS管的漏极连接；所述第二PMOS管的漏极和栅极均与所述第一NMOS管的漏极连接；所述第一NMOS管的源极接地，栅极连接所述电平移位电路的输入端；所述第五PMOS管与串联后的所述第一PMOS管和所述第二PMOS管并联，且所述第五PMOS管的栅极与所述第一PMOS管的栅极连接；

所述第三PMOS管和所述第四PMOS管串联，所述第三PMOS管的源极连接所述高电源电压域，栅极与所述第一NMOS管的漏极连接；所述第四PMOS管的漏极和栅极均与所述第二NMOS管的漏极连接；所述第二NMOS管的源极接地，栅极通过所述第一反相器连接所述电平移位电路的输入端，漏极还与所述电平移位电路的输出端连接；所述第六PMOS管与串联后的所述第三PMOS管和所述第四PMOS管并联，且所述第六PMOS管的栅极与所述第三PMOS管的栅极连接。

在其中一个实施例中，所述第二上拉单元还包括第一延时单元和第二延时单元；

所述第一延时单元的两端分别与所述第二PMOS管的栅极和漏极连接；

所述第二延时单元的两端分别与所述第四PMOS管的栅极和漏极连接。

在其中一个实施例中，所述第一延时单元包括偶数个相级联的反相器，所述第二延时单元包括偶数个相级联的反相器。

在其中一个实施例中，所述第一PMOS管和所述第二PMOS管对电平的上拉能力均强于所述第五PMOS管对电平的上拉能力；

所述第三PMOS管和所述第四PMOS管对电平的上拉能力均强于所述第六PMOS管对电平的上拉能力。